数字电子技术 第2版 教学课件 第3章

3.1组合逻辑电路概述3.2组合逻辑电路的分析3.3组合逻辑电路的设计3.4用小规模集成电路（SSI）实现组合逻辑电路设计3.6用MSI芯片设计其他的组合逻辑电路3.7组合逻辑电路的综合应用例第三章组合逻辑电路内容提要：3.1组合逻辑电路概述Z1＝f1(X1，X2，…，Xn)Z2＝f2(X1，X2，…，Xn)Zm＝fm(X1，X2，…，Xn)Z1Z2ZmX1X2Xn组合逻辑电路Z＝F(X)3.2组合逻辑电路的分析3.2.1分析组合逻辑电路的一般步骤=1=1ABCF例3-1已知组合逻辑电路如图3-2所示，试分析该电路的逻辑功能。

AB

CA⊕BF0000010100111001011101110011110001101001F＝(A⊕B)⊕C

为奇校验电路

AB&&&1&P1P2P3SCS=P2P3=AP1BP1=AABBAB=A（A+B）+B（A+B）

=AB+AB=ABC=P1=AB3.2.2几种常用的组合逻辑电路和器件1.半加器和全加器（1）半加器COABSC被加数A加数B和数S进位数C0

0

0

0

0

1

1

0

1

0

1

0

1

1

0

1逻辑符号真值表图3-3bS=P2P3=AP1BP1=AABBAB=A（A+B）+B（A+B）

=AB+AB=ABC=P1=ABSi=AiBiCi+AiBiCi+AiBiCi+AiBiCiCi=AiBi+BiCi+AiCi（2）一位全加器AiBi

CiSi

Ci＋10000010100111001011101110010100110010111（4）减法器A－B＝A＋B补＝A＋B反＋1组成：低位的进位输出接高位的进位输入。缺点：串行进位运算速度慢，用超前进位法可提高运算速度。常用4位超前进位加法器有74LS283等。CT74LS283B3B2B1B0A3A2A1A0S3S2S1S0CICOS0S1S2S30CO∑

CICO∑

CICO∑

CICO∑

CIA3B3C1C2C3C4A2B2A1B1A0B0（3）多位全加器超前进位加法器CT74LS283原理：通过逻辑电路事先得出每一位全加器的进位输入信号，而无需再从最低位开始向高位逐位传递进位信号。图3-64选1数据选择器EFD3D2D1D0A1A01&&&&1111>=1A1A1A0A02.数据选择器的分析EA1A0D3D2D1D0F1ΦΦΦΦΦΦ0000ΦΦΦD0D0001ΦΦD1ΦD1010ΦD2ΦΦD2011D3ΦΦΦD3真值表MUXEA0A1A2A3A4A50F10123图3-64选1数据选择器的逻辑符号图G03D3D2D1D0A1A0&&&&1111A1A1A0A0D图3-8

4路分配器DXA1A001G030123D3.多路分配器的分析3.3组合逻辑电路的设计3.3.1组合逻辑电路的设计概述3.3.2组合逻辑电路的设计方法1）用SSI进行设计，本章3.4节将介绍。2）用MSI实现其他组合逻辑功能的设计，将在3.6节、3.7节进行介绍。3）使用大规模集成电路（LSI）和超大规模集成电路（VLSI）中的可编程逻辑器件（ProgrammableLogicDevice）进行设计。关于这一方面的内容，第6章将专门进行讨论。3.4用小规模集成电路（SSI）实现组合逻辑电路设计3.4.1设计组合逻辑电路的一般步骤1）根据给定的逻辑命题，先确定哪些是逻辑变量，哪些是逻辑函数，然后列出真值表。2）由真值表写出整个电路的输出逻辑表达式F＝f（A，B，C，…）。3）化简或根据需要变换逻辑表达式F，最后画出逻辑电路图。

3.4.2组合逻辑电路设计举例例3-2试用2输入端TTL与非门和反相器设计一个3输入I0、I1、I2，3输出F0、F1、F2的信号排队电路，逻辑功能是：如I0、I1、I2均为0，则F0、F1、F2也均为0；当输入I0为1时，无论I1和I2为1还是0，输出F0为1，F1和F2为0；当I0为0且I1为1时，无论I2为1还是0，输出F1为1，其余两个输出为0；当I2为1且I0和I1均为0时，输出F2为1，其余两个输出为0。画出所设计的信号排队电路的逻辑图。

I0I1I2F0F1F20001φ

φ01

φ001000100010001表3-6例3-2的真值表解：1）根据题意列出真值表

2）写出逻辑表达式

3）变换为与非表达式4）画逻辑图

&11I0I1I2&11&1F0F1F2例3-3设计一个供A、B、C3人使用的简单表决电路，如多数人同意，则提案通过，以指示灯亮表示；否则提案不通过，指示灯熄灭。如约定A、B、C同意为1，反对为0，提案通过则输出F为1（指示灯亮），否则F为0（指示灯灭）。要求全用3输入端的TTL与非门实现，画出逻辑电路图。AB

CF00000101001110010111011100010111解：1）列真值表

2）写逻辑式

3）变换为与非-与非式4）画逻辑图&&&ABC&F图3-12编码器的逻辑框图编码器I0I1In-1Y0Y1Y2输入输出I0I1I2I3I4I5I6I7Y2Y1Y01000000001000000001000000001000000001000000001000000001000000001000001010011100101110111表3-88-3二进制编码器真值表3.4.3编码器1.8线-3线二进制编码器Y2＝I4＋I5＋I6＋I7＝Y1＝I2＋I3＋I6＋I7＝Y0＝I1＋I3＋I5＋I7＝1111111I7I6I5I4I3I2I1&&&Y2Y1Y0画出逻辑电路图

图3-138线-3线二进制编码器的逻辑电路I1I2I3I4I5I6I7Y0Y1Y2

图3-13(P78)8线

–3线编码器2.二-十进制(10线-4线)优先编码器

输入输出111111111φ

φ

φ

φ

φ

φ

φ

φ

0φ

φ

φ

φ

φ

φ

φ

01φφ

φ

φ

φ

φ

011φφ

φ

φ

φ

0111φφ

φ

φ

01111φφ

φ

011111φφ

0111111φ

011111110111111111111011001111000100110101011110011011110

表3-910线-4线优先编码器的真值表化简和变换后为写出逻辑表达式I111I21I311I411I511I61I71I811I91≥1≥1&&&≥1≥1≥1Y0Y1Y2Y3图3-14二-十进制优先编码器电路

CT74LS147CT74LS4147编码器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y3

1111111111111输入(低电平有效)输出(8421反码)0

0110

00111

0

1000

0

1001

0

1010

101011

0

1100

0

1101

01110表3-103线-8线译码器（输出高电平有效）输入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001输出Y1=ABCY3=ABCY7=ABCY0=ABCY2=ABCY4=ABCY6=ABCY5=ABC3.4.4译码器1.译码器功能及其分类2.二进制译码器图3-15CT74LS138a)3线-8线译码器11111&111&(6)STA(4)STB(5)STC(1)A0(2)A1(3)A2Y0(15)Y1(14)Y2(13)Y3(12)Y4(11)Y5(10)Y6(19)Y7(7)&&&&&&&Y1=ABCY3=ABCY7=ABCY0=ABCY2=ABCY4=ABCY6=ABCY5=ABC111111111111111111111111011111111111111011111111111100111111111111110111111111110101伪码011111111110019101111111100018110111111111107111011111101106111101111110105111110111100104111111011111003111111101101002111111110110001111111111000000W9W8W7W6W5W4W3W2W1W0DCBA输出（低电平0有效）输入十进制数表3-114线-10线译码器

真值表00000010001001000111100110101000101100010000000000111111111111111111111111111111111111111111111111111111111111111101111011001111010101伪码01W0=ABCDW1=ABCDW2=ABCDW3=ABCDW4=ABCDW5=ABCDW6=ABCDW7=ABCDW8=ABCDW9=ABCD3.二-十进制译码器4线-10线译码器CT74LS42逻辑示意图W1W0W3W4W2W5W6W7W8W9A0A1A2CT74LS42A3

8421BCD码输入端，从高位到低位依次为A3、A2、A1和A0。

10个译码输出端，低电平0有效。两种接法：共阳极，需0驱动共阴极，需1驱动为了使七段数码管显示BCD代码所表示的十进制数，必须使用显示译码器，将BCD代码译成数码管所需的驱动信号。常用可以驱动共阴极LED数码管的显示译码器有74LS248等。LED数码管结构图agdbcef74LS248A3A2A1A0abcdefgabcdefgabcdefg＋Ｕ4.7段译码显示器的设计（1）3种常用的7段数码显示器件1）半导体数码管例3-47段字形译码显示器的设计设计一个7段数字字形译码显示器，设计要求：输入ABCD为8421码0000~1001，输出信号为a~g，用以驱动7段数码显示器件。

输入输出显示的十进制数ABCDabcdefg00000001001000110100010101100111100010011111110011000011011011111001011001110110111011111111000011111111111011

0123456789表3-127段数字显示译码器的真值表解：2由真值表画卡诺图11101111ΦΦΦΦ11ΦΦ10001101ΦΦΦΦ11ΦΦ10010001ΦΦΦΦ10ΦΦΦΦΦ10101101ＡＢΦΦ11ΦΦΦΦ01011111ＣＤＡＢ00011110(b)00011110ＣＤＡＢ00011110(c)00011110ＣＤＡＢ00011110(e)ΦΦ11AＢＣＤ0001111000011110(a)Φ00011110ＣＤＡＢ00011110(d)00011110ＣＤ00011110(f)ΦΦ11ΦΦΦΦ１11011

01abcdef其逻辑表达式

BIN/7SEG[T1]CT=0G21V201248a20,21b20,21c20,21d20,21e20,21f20,21g20,2112673549101112131415YaYbYcYdYeYfYgABCDLTBI/RBORBI≥1&Ya(13)≥1&≥1&≥1&≥1&≥1&≥1&Ye(9)Yb(12)Yc(11)Yd(10)Yf(15)Yg(14)&&&&1&&&&&11A(7)B(1)C(2)D(6)LT(3)RBI(5)BI/BRO(4)≥1&图3-24CT74LS4874LS48：BCD—七段译码器/驱动器输出：接七段显示器74LS4812345678161514131211109输入输入（用于测试）管脚图七段显示译码器74LS48与数码管的连接＋5Vabcdefg74LS48GNDVCC电源＋5VAＢＣＤabdfegcLTIBIBR输入信号此三控制端不用时，通过电阻接高电平。BCD码3.4.5数值比较器1.一位二进制数比较器ABFA>BFA=BFA<B00011011010001100010表3-13一位二进制数值比较器的真值表FA＞B＝A

FA＝B＝＋AB＝A⊙BBFA＜B

＝A=BA<BA>BA0B0A1B1A2B2A3B3输出输入A3>B3ΦΦΦ1ΦΦΦA3<B300100A3=B3A2>B2Φ100A3=B3A2<B2ΦΦΦΦ001A3=B3A3=B3A3=B3A3=B3A2=B2A2=B2A2=B2A2=B2A1>B1A2<B2A1=B1A1=B1A0>B0A1<B1Φ000000001111A3=B3A3=B3A3=B3A2=B2A2=B2A2=B2A1=B1A1=B1A1=B1A1=B1A1=B1A1=B10000001112.多位二进制数比较器YA＞BYA=B&&&&&&&&&&&≥1&&≥1&≥1&≥1&&&&&&&&A3A2A1A0B0B1B2B3IA＞BIA＜BIA=BYA＜B(9)(10)(11)(12)(13)(14)(15)(1)(2)(3)(4)(5)(6)(7)567567COMP0303AB＞A＞B＝A＝B＜A＜B10121315432911141IA＞BYA＞BYA=BYA＜B10121315432911141A0A1A2A3B0B1B2B3IA=BIA＜B图3-26CT74LS85IA＞BIA=BIA＜BA＞BA=BA＜BA3A2A1A0B3B2B1B074LS85-2

高位片A7A6A5A4B7B6B5B4IA＞BIA=BIA＜BA3A2A1A0B3B2B1B074LS85-1

低位片A3A2A1A0B3B2B1B0001FA＞BFA=BFA＜BA＞BA=BA＜B图3-27用两片4位比较器组成8位比较器连线图3.6用MSI芯片设计其他的组合逻辑电路3.6.1用数据选择器实现组合逻辑功能1.用数据选择器构成逻辑函数发生器例3-6

用8选1数据选择器产生3变量的逻辑函数：F1＝,画出连线图。

F1＝

解：CT74LS151MUXEN02012345670CBA0011F1G070011MUXEN01230BA0301CT74153例3-7已知3变量逻辑函数：F2(A，B，C)＝∑m(2，3，4，5，6)试用双4选1数据选择器CT74LS153实现之。

F2001CF2(A，B，C)＝∑m(2，3，4，5，6)＝＝＝

解：将F2中的一个变量C分离出来，即

图3-33用CT74LS151实现3变量逻辑的连线图例3-8

选用合适的数据选择器实现5变量逻辑函数：F3＝

MUXEN02012345670CBA0ED10&DEF3F3G07解：F3=ABCDE+ABCE+ABCD+ABCD+ABC+ABCE图3-34用8选1数据选择器实现5变量逻辑函数F3的连线图2.用双4选1数据选择器构成一位全加器Si＝Ci+1＝MUXEN012301BA0301EN0123SiCi+1Ci001CT74LS153图3-35用双4选1数据选择器组成1位全加器的连线图3.用数据选择器和译码器构成等值数码比较器CT74LS151MUXEN02012345670A2WG07W12345670CT74LS138A1A0B2B1B0214&ENSTASTBSTC1图3-36用CT74LS138和CT74LS151组成的等值数码比较器3.6.2用译码器实现多种组合逻辑功能1.用译码器实现逻辑函数例3-9用MSI译码器外加必要的门电路，实现逻辑函数：F4(A，B，C)＝∑m(0，2，3，4，7)画连线图。

解：12345670CT74LS138ABC214&ENSTASTBSTC1&F4法一图3-37例3-9用图a）用译码器和与非门实现F412345670CT74LS138ABC214&ENSTASTBSTC1&F4法二图3-37例3-9用图b）用译码器和与门实现F2.用译码器组成一位全加器Si＝Ci+1＝12345670CT74LS138AiBiCi214&ENSTASTBSTC1&SiCi+1&图3-394线-16线译码器CT74154的逻辑符号3.6.3用全加器实现多种组合逻辑功能1.用全加器实现代码转换3210A3210BΣΣ3210PQRSCOCI0CT74LS283A3A2A1A011003210A3210BΣΣ3210PQRSCOCI0CT74LS283A3A2A1A01101图3-40用全加器实现BCD码转换8421码转换成余3码余3码转换成8421码2.8421BCD码加法器虽然8421BCD码由二进制代码组成，但由于将两个8421BCD码所表示的一位十进制数相加之和只可能在0~19（即9＋9＋1＝19，式中1是低位来的进位信号）这20个数范围内，而且在本位的最高输出只能是1001，超过1001就必须向高位进位。因此，不能直接用4位二进制全加器来完成两个8421BCD码的相加。如果用4位二进制全加器来完成两个8421BCD码相加，必须分析两个二进制数相加与两个8421BCD码相加各自的特点，找出规律性的异同关系，把存在的问题加以解决。为了便于分析，现将两个4位二进制数相加与两个8421BCD码相加的20个数列表，如表3-16所示。表中Ci+4是两个二进制数相加的进位，Ki+1是两个8421BCD码十进制数相加的进位。

十进制二进制和数BCD码十进制和数DCi+4S3S2S1S0Ki+1B3B2B1B000000000000100001000012000100001030001100011400100001005001010010160011000110700111001118010000100090100101001十进制二进制和数BCD码十进制和数DCi+4S3S2S1S0Ki+1B3B2B1B01001010

1000011010111000112011001001013011011001114011101010015011111010116

10000101101710001101111810010110001910011110013CI0003074LS2832COSSSS1331ABBCIAB000231B074LS2832SSSS21AA30302BBBB1Ki+1&&≥1个位输出十位输出和数（8421BCD码）修正电路加数8421BCD码13