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数据通路实验报告数据通路实验报告一．实验概述。

数据通路实验报告①算术逻辑单元ALU：有S3,S2,S1,S0,M,CN等6个控制端，用于选择运算类型。②暂存器A和B：保存通用寄存器组读出的数据或BUS上来的数据。③通用寄存器组R：暂时保存运算器单元ALU算出的结果。④寄存器C：保存ALU运算产生的进位信号。⑤RAM随机读写存储器：受读/写操作以及时钟信号等控制。⑥MAR：RAM的专用地址寄存器，寄存器的长度决定RAM的容量。⑦IR：专用寄存器，可存放由RAM读出的一个特殊数据。⑧⑨BUS：单一数据总线，通过三态门与有关子系统进行连接。二．实验设计及其仿真检测。一，运算器。8位运算器VHDL数据通路实验报告数据通路实验报告数据通路实验报告数据通路实验报告波形仿真二，存储器。顶层设计：其中sw_pc_ar的VHDL语言描述：波形仿真三，原仿真实验电路。仿真结果：四，修改电路。因为此次实验结果需要下载到FPGAPCalu_sel[5..0]以及数据d[7...0choose和段选信号译码器xianshi。计数器PC的VHDL语言描述位选信号译码器choose的VHDL语言描述段选信号译码器的VHDL语言描述经过修改和完善以后的电路图为完善后的电路的引脚分配情况三．实验过程。pc_sel[2]打开总线开关bus_sel[0],和PC_sel[2],pc_sel[1],pc_sel[0计数，跳变到某个地址x时关闭。打开总线开关BUS_SEL[4],打开暂存器r1的开关ld_reg[4开关enaen，此时数字a存入暂存器BUS_SEL[4]，然后再打开计数器的清零开关clr再关闭。iiir2中存入数据b。打开总线开关 bus_sel[0].地址计数器开关 ld_reg[0]和pc_sel[2],pc_sel[1],pc_sel[0]选择存储地址bus_sel[1en计数开关en跳变到加法指令011001时，关闭计数开关en,然后代开rom的地址开关pc_sel[2we_rd[1a+bram中的xwe_rd[1]，关闭pc_sel[2]打开ramx地址处的数据a+b。

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