实验6 数控分频器的设计

实验6数控分频器的设计实验目的:学习数控分频器的设计、分析和测试方法。实验原理:数控分频器的功能就是当在输入端给定不同输入数据时，将对输入的时钟信号有不同的分频比，数控分频器就是用数值可并行预置的加法计数器设计完成的，方法是将计数溢出位与预置数加载输入信号相接即可，详细设计程序如例6-20所示。【例6-20】8位数控分频器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDVFISPORT(CLK : IN STD_LOGIC;D : IN STD_LOGIC_VECTOR(7 DOWNTO0);FOUT : OUT STD_LOGIC);ENDENTITYDVF;ARCHITECTUREoneOFDVFISSIGNALFULL:STD_LOGIC;BEGINP_REG:PROCESS(CLK)VARIABLECNT8:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFCLK'EVENTANDCLK='1'THENIFCNT8="11111111"THENCNT8:=D; --当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL<='1';--同时使溢出标志信号FULL输出为高电平ELSECNT8:=CNT8+1;--否则继续作加1计数FULL<='0'; --且输出溢出标志信号FULL为低电平ENDIF;ENDIF;ENDPROCESSP_REG;P_DIV:PROCESS(FULL)VARIABLECNT2:STD_LOGIC;BEGINIFFULL'EVENTANDFULL='1'THENCNT2:=NOTCNT2;—如果溢出标志信号FULL为高电平，D触发器输出取反IFCNT2='1'THENFOUT<='1';ELSEFOUT<='0';ENDIF;ENDIF;ENDPROCESSP_DIV;

ENDARCHITECTUREone;分析:根据图6-21的波形提示,分析例6-20中的各语句功能、设计原理及逻辑功能,详述进程P_REG和P_DIV的作用，并画出该程序的RTL电路图。图6-21当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns)■0]\F'PRED.wTAAOUT冲匸程P_REG和P_DIV的作用，并画出该程序的RTL电路图。图6-21当给出不同输入值D时，FOUT输出不同频率(CLK周期=50ns)■0]\F'PRED.wTAAOUT冲匸D[7"enaPREDFULLAddOEquaIODI'V'：CNT2FOUT-rego>FUUT\FI_REG-：C：NT8[7..O]程序的RTL电路图仿真:输入不同的CLK频率和预置值D,给出如图6-21的时序波形。实验内容1:在实验系统上硬件验证例6-20的功能。可选实验电路模式1(参考附录图F-2)；键2,键1负责输入8位预置数D(PI07〜PIOO)；CLK由clockO输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。编译下载后进行硬件测试：改变键2,键1的输入值,可听到不同音调的声音。IZZ5OD8QD7QD6OD5OD4QD3OD2OD1不X3IO393IO38八、 八.3IO37 3IO36八. /3IO35x 八3IO34 IZZ5OD8QD7QD6OD5OD4QD3OD2OD1不X3IO393IO38八、 八.3IO37 3IO36八. /3IO35x 八3IO34 3IO333IO32QD16OD15HEXPIO19-PIO16PIO23-PIO20PIO27-PIO24PIO31-PIO28FPGA/CPLD目片PIO39-PIO32PIO49PIO48PIO15-PIO12PI011-PI08PIO7-PIO4PIO3-PIO0键刁 键4 键E； 键2 键1实验电路结构图NO.1提示1：目标器件选择MAX7000S系列的EPM7128SLC84-15。提示2：引脚锁定除了参考第5章第2节内容外，具体引脚编号选定应参考“实验附注资料附注3：万能接插口与结构图信号/与芯片引脚对照表”的“EPM7128S-PL84”栏目。提示3：选实验电路模式1，参考“实验附注资料附注2：实验电路结构图”的“附图2-3实验电路结构图NO.1”栏目。引脚配置：键2(PIO7〜/PI04)、键1(PIO3〜PIOO)负责输入8位预置数(D[7..O])；CLK由clockO输入，频率选65536Hz或更高(确保分频后落在音频范围)；输出FOUT接扬声器(SPKER)。操作：按键2、键1输入分频数据；测听扬声器声音变化。实验内容2:将例6-20扩展成16位分频器，并给出此项设计的实用示例，如PWM的设计等。提示4采用例化方法，将例6-20扩展成16位分频器例6-20扩展成16位分频器RTL电路图16位分频器的VHDL参考程序(DVF.VHD)如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDVF16ISPORT(CLK16:INSTD_LOGIC;D7_0:INSTD_LOGIC_VECTOR(7DOWNTO0);D15_8:INSTD_LOGIC_VECTOR(7DOWNTO0);FOUT16:OUTSTD_LOGIC);ENDENTITYDVF16;ARCHITECTUREoneOFDVF16IScomponentdvf8PORT(CLK:INSTD_LOGIC;D:INSTD_LOGIC_VECTOR(7DOWNTO0);FOUT:OUTSTD_LOGIC);endcomponent;Signaltemp:std_logic;BEGINU1:DVF8PORTMAP(CLK=>CLK16,D=>D7_0,FOUT=>TEMP);U2:DVF8PORT