第8章模数转换器(ADC)

第8章模数转换器（ADC）8.1ADC概述8.1.1ADC的结构与特点8.1.2ADC的寄存器8.2ADC的工作方式

8.2.1自动转换排序器的工作原理8.2.2连续自动排序模式8.2.3排序器的启动/停止模式8.2.4输入触发源8.2.5排序转换时的中断操作8.3ADC时钟预定标8.4低功耗模式与上电次序周鹏安徽工程大学电气工程学院大学电气工程学院对一个DSP应用系统，数据采集的重要性是十分显著的，而A/D转换器是（ADC）采集通道的核心，也是连接DSP与外界模拟信号的桥梁。可通过ADC将诸如稳定、湿度、压力、流量、电压等外部模拟量转换成数字信号以便提供给DSP使用，从而实现数字控制、数字信号处理等。TMS320F281x片内集成了ADC。本章将详细介绍ADC的结构与特点、ADC的寄存器、ADC的工作方式以及ADC时钟预定标等内容。周鹏安徽工程大学电气工程学院大学电气工程学院8.1ADC概述TMS320F2812DSP片内的ADC模块是一个12位分辨率的、具有流水线结构的模数转换器（ADC），包括模拟电路单元和数字电路单元两部分。其中模拟电路单元（也称为ADC核）包括前端模拟多路复用器（MUXs）、采样保持电路（S/H）、转换内核、电压调节器以及其他模拟支持电路等；数字电路单元（也称为轮询程序）包括可编程转换排序器、转换结果寄存器、模拟电路接口、设备外围总线接口以及其他片上模块接口等。周鹏安徽工程大学电气工程学院大学电气工程学院

12位ADC模块，内含采样/保持电路。同时采样或顺序采样模式。模拟输入范围0~3V。

25MHz的ADC时钟频率，转换时间短。

16通道，多路选通输入。可在一次采样中同时实现16路自动转换的自动排序。排序器可以作为两个独立的8通道排序器或一个16通道排序器(即级联模式)。16个结果寄存器存储转换结果，皆可独立寻址。8.1.1ADC的结构与特点周鹏安徽工程大学电气工程学院大学电气工程学院多个触发源可以启动A/D转换。包括软件(S/W,Software)启动、事件管理器A/B(多个触发源)启动、外部引脚触发启动。灵活的中断控制，允许每个排序的结束(EOS,EndofSequence)或每两次EOS申请中断一次。排序器可以工作在启动/停止模式，允许多个时间排序的触发源同步转换。EVA、EVB触发源可以独立工作在双排序器模式。采样保持(S/H)获取时间窗有单独的预分频时钟。周鹏安徽工程大学电气工程学院大学电气工程学院ADC模块原理框图周鹏安徽工程大学电气工程学院大学电气工程学院片上ADC模块有：3个控制寄存器（ADCTRL1~3)1个状态寄存器（ADCST）4个输入通道选择排序控制寄存器（ADCCHSELSEQ1~4)1个自动排序状态寄存器（ADCASEQSR）1个最大转换通道寄存器（ADCMAXCONV）16个结果寄存器（ADCRESULT0~15）。ADC模块寄存器如表8-1所示。该表中的寄存器映射到外设帧PF2中，这个空间只允许16位访问，32位的访问会产生未定义的结果。8.1.2ADC的寄存器周鹏安徽工程大学电气工程学院大学电气工程学院周鹏安徽工程大学电气工程学院大学电气工程学院ADC控制寄存器1：ADCTRL1位14RESET:模数转换模块软件复位位。为1，复位模块。位13~12SUSMOD1~SUSMOD0：仿真悬挂模式。位11~8ACQ_PS3~ACQ_PS0：采样时间窗宽度位。位7CPS：内核时钟预分频器。设定对外设高速时钟(HSPCLK)的分频。位6CONTRUN：连续运行位。0：启动/停止模式。1：连续转换模式。位5SEQOVRD：排序器超越模式位。1：使能超越模式。位4SEQCASC：级联排序器工作模式位。0：双排序器工作模式。l：级联模式。周鹏安徽工程大学电气工程学院大学电气工程学院ADC控制寄存器2：ADCTRL2位15EVBSOCSEQ：级联排序器模式下EVBSOC使能位。1：EVB的信号启动级联的排序器SEQ。

位14RSTSEQ1：复位排序器1位。1：立即将排序器复位到CONV00。

位13SOCSEQ1：开始转换SOC触发排序器1。位11INTENASEQ1：排序器SEQ1的中断使能位。1：使能。位10INTMODSEQ1：排序器SEQ1的中断模式控制位。0：每个SEQ1排序结束时置1。

1：每隔一个SEQ1排序结束时置1。

位8EVASOCSEQ1：EVA对SEQ1产生SOC信号的屏蔽位。1：使能EVA的触发信号源启动SEQ1/SEQ。

周鹏安徽工程大学电气工程学院大学电气工程学院位7EXTSOCSEQ1：外部信号启动SEQ1转换位。1：使能。位6RSTSEQ2：复位排序器2。l：立即复位SEQ2

。位5SOCSEQ2：启动SEQ2转换位。位3INTENASEQ2：SEQ2的中断使能控制位。1：使能。位2INTMODSEQ2：SEQ2的中断模式控制位。0：每个SEQ2排序结束时置1。

1：每隔一个SEQ2排序结束时置1。

位0EVBSOCSEQ2：EVB对SEQ2产生SOC信号的屏蔽位。周鹏安徽工程大学电气工程学院大学电气工程学院ADC控制寄存器3：ADCTRL3位7~6ADCBGRFDN1、ADCBGRFDN0：模数转换内部带隙(Bandgap)和参考电压源电路的电源上电。这两位控制ADC内部参考电压源电路的上电与断电。位5ADCPWDN：模数转换模块掉电控制位。位0SMODE_SEL：采样模式选择位。0:顺序采样。1：同时采样。周鹏安徽工程大学电气工程学院大学电气工程学院位4~1ADCCLKPS[3~0]：内核时钟分频器。ADC时钟分频情况

ADCCLKPS[3~0]内核时钟分频ADCLK00000HSPCLK/(ADCTRLl[7]+1)000l1HSPCLK/[2*(ADCTRLl[7]+1)]00102HSPCLK/[4*(ADCTRLl[7]+1)]………111014HSPCLK/[28*(ADCTRLl[7]+1)]111115HSPCLK/[30*(ADCTRLl[7]+1)]周鹏安徽工程大学电气工程学院大学电气工程学院最大通道转换寄存器：ADCMAXCONV位6~0MAXCONVn：定义一次自动转换最多可以转换的通道个数。一次转换的个数为MAXCONVn+1。周鹏安徽工程大学电气工程学院大学电气工程学院自动排序状态寄存器：ADCASSR位11~8SEQCNTR[3~0]：排序计数器状态位。在转换排序开始时，SEQCNTR[3~0]初始化为MAXCONV中的值。在一个自动转换排序的每一个转换之后，排序器的计数器减1。位6~0是排序器SEQ2和SEQ1的指针。作为TI测试用。

周鹏安徽工程大学电气工程学院大学电气工程学院ADC状态和标志寄存器：ADCST位7EOSBUF2：SEQ2的排序缓冲器结束位。位6EOSBUF1：SEQ1的排序缓冲器结束位。位5INTSEQ2CLR：SEQ2中断清零位。位4INTSEQ1CLR：SEQ1中断清零位。位3SEQ2BSY：SEQ2忙状态位。位2SEQ1BSY：SEQ1忙状态位。位1INTSEQ2：SEQ2中断标志位。位0INTSEQ1：SEQ1中断标志位。周鹏安徽工程大学电气工程学院大学电气工程学院ADC输入通道排序寄存器:ADCCHSELSEQ1~4每4位的CONVnn选择16路模拟输入通道中的一个作为自动排序的转换通道。周鹏安徽工程大学电气工程学院大学电气工程学院ADC转换结果缓冲寄存器:ADCRESULT0~15寄存器ADCRESULTn中12位转换结果是左对齐的，即存放在16位寄存器的高12位。周鹏安徽工程大学电气工程学院大学电气工程学院由ADC模块原理框图可以看出，ADC共有16个输入通道引脚，分成为两组，一组是ADCINA0~ADCINA7，使用采样保持器S/H-A，对应于排序器SEQ1；另一组是ADCINB0~ADCINB7，使用采样保持器S/H-B，对应于排序器SEQ2。本节将介绍F2812内部的ADC是如何工作的，即ADC的工作方式。8.2ADC的工作方式周鹏安徽工程大学电气工程学院大学电气工程学院自动排序器的作用是为需要转换的模拟输入通道安排转换的顺序，即确定先采哪个通道，后采哪个通道。ADC的排序器由2个8状态排序器SEQ1和SEQ2组成，它们也可以级联成1个16状态排序器。这里所说的“状态”是指排序器中能够完成A/D转换通道的个数。排序器又可以分为单排序器（级联构成16状态）模式和双排序器（2个相互独立的8状态）模式。

8.2.1自动转换排序器的工作原理周鹏安徽工程大学电气工程学院大学电气工程学院单排序器（级联为16状态）模式下自动排序ADC结构框图

周鹏安徽工程大学电气工程学院大学电气工程学院双排序器（两个独立的8状态）模式下自动排序ADC结构框图

周鹏安徽工程大学电气工程学院大学电气工程学院ADC单操作模式和级联操作模式比较特点单8状态排序器1(SEQ1)单8状态排序器2(SEQ2)级联16状态排序器(SEQ)开始转换触发信号(SOC)EVA,软件,外部引脚EVB,软件EVA,EVB,软件,外部引脚最大转换数(即排序器长度)8816自动停在排序器的结尾(EOS)是是是优先级高低无效ADC转换结果寄存器0~78~150~15ADCCHSELSEQn位的分配CONV00~CONV07CONV08~CONV15CONV00~CONV15周鹏安徽工程大学电气工程学院大学电气工程学院为讲解方便，规定排序器的状态如下：排序器SEQ1：CONV00-CON07排序器SEQ2：CONV08-CON15排序器SEQ：CONV00-CON15转换触发特性：SEQ1：软件、EVA、外部引脚，优先级高于SEQ2SEQ2：软件、EVB，优先级低于SEQ1SEQ：软件、EVA、EVB、外部引脚，无仲裁优先级由每个排序所选的模拟输入通道由排序控制寄存器（CHSELSEQn)的CONVnn位域（4位长）所定义，可指定16通道中的任何一个。周鹏安徽工程大学电气工程学院大学电气工程学院

此模式，SEQ1或SEQ2在一次排序过程中，可对8个转换通道进行自动排序。转换结果被保存到8个结果寄存器（SEQ1为ADCRESULT0~7，SEQ2为ADCRESULT8~15）。

在一个排序中的转换个数受寄存器ADCMAXCONV中的一个3位域或4位域MAXCONVn控制。它的值在自动排序转换开始时被自动装载到自动排序状态寄存器（ADCASEQSR)的排序计数器状态位SEQ

CNTR3~0中。

MAXCONVn位域的值在0∼7之间，排序器从状态CONV00开始转换，SEQCNTRn位域从装载值开始向下计数，直到SEQCNTRn为0。

一次自动排序中完成的转换数为MAXCONVn+1。8.2.2连续自动排序模式周鹏安徽工程大学电气工程学院大学电气工程学院连续的自动排序模式流程

一旦转换启动（SOC)触发信号被排序器收到后，转换立即开始，转换通道数载入SEQCNTRn位域，按照ADCCHSELSEQn寄存器指定的通道顺序进行转换。

每个通道转换结束后，SEQCNTRn自动减1。当SEQCNTRn达到0时，将根据ADCTRL1寄存器的连续运行位（CONTRUN)状态，发生以下事情：周鹏安徽工程大学电气工程学院大学电气工程学院(1)如果CONTRUN位＝1，转换排序自动再次启动（即SEQCNTRn重载MAXCONV1中的初始值，且SEQ1状态被置于CONV00）。在这种情况下，必须确保在下一次转换排序之前读取结果寄存器。在ADC模块向结果寄存器写入数据而用户却想从结果寄存器读取数据时，ADC的仲裁逻辑确保结果寄存器不会崩溃。(2)如果CONTRUN位＝0，则排序器工作于启动/停止模式，排序器会停留在最后的状态（例如CONV06），并且SEQCNTRn继续保持0值。因为每次SEQCNTRn达到0时，中断标志会被置1。如果需要，用户可使用ADCTRL2寄存器的RSTSEQn位，在中断服务程序中复位排序器，以便下一次转换启动时，SEQCNTRn可以重载MAXCONV1的初始值，且SEQ1状态被设置为CONV00。这一特性在排序器的启动/停止操作中非常有用。周鹏安徽工程大学电气工程学院大学电气工程学院

除了连续自动排序模式外，任何一个排序器（SEQ1、SEQ2或SEQ）都可工作在启动/停止模式。

在此模式，可实现多个启动转换触发在时间上同步。但是排序器完成一个转换序列之后，可以在没有复位到初始状态CONV00情况下，被重新触发。因此当一个转换排序结束后，排序器停留在当前的转换状态。在这种方式下，ADCTRL1寄存器的连续运行位ADCTRL1.6位（CONTRUN位）必须设置为禁止（写0）。8.2.3排序器的启动/停止模式周鹏安徽工程大学电气工程学院大学电气工程学院每一个排序器都有一组能被使能或禁止的触发源。SEQ1、SEQ2和SEQ的有效输入触发源见表8-9。8.2.4输入触发源周鹏安徽工程大学电气工程学院大学电气工程学院

排序器在转换期间可以使用中断方式1和中断方式2两种方式产生中断，这两种方式由ADCTRL2寄存器中的中断使能位和中断方式控制位决定。中断方式1是每个排序序列转换结束时产生中断请求，即每转换结束（EOS）一个序列，便产生一次中断请求。中断方式2是每隔一个排序序列转换结束（EOS）时产生中断请求，即不是每次转换结束都会产生一个中断请求，而是一个隔一个地产生。8.2.5排序转换时的中断操作周鹏安徽工程大学电气工程学院大学电气工程学院通过前面几章的学习，已经知道晶振经过PLL模块之后产生了SYSCLKOUT，而CPU时钟信号经过高速时钟预定标器之后生成了高速外设时钟HSPCLK提供给了像AD、EV这样的高速外设，因此ADC模块由高速外设时钟HSPCLK提供基时钟。图8-16给出了从DSP芯片的外部时钟输入至ADC模块的整个时钟链。8.3ADC时钟预定标图8-16输入至ADC的时钟链周鹏安徽工程大学电气工程学院大学电气工程学院高速外设时钟HSPCLK并不是直接用于ADC模块，而是将高速外设时钟HSPCL除以ADCTRL3寄存器的ADCCLKPS3~0位的值，然后通过ADCTRL1寄存器的CPS位提供额外的二分频（CPS=1时）或不分频（CPS=0时），就可以得到ADC的内核时钟ADCCLK。另外，可通过控制ADCTRL1寄存器的ACQ_PS3~0位来增大采样/采集窗口（采样脉冲的宽度），使ADC适应源阻抗的变化。这些位不影响S/H和转换过程，但由于扩展了SOC脉冲，也就延长了采样部分所用的时间。如图8-17所示。周鹏安徽工程大学电气工程学院大学电气