第四章组合逻辑电路

组合逻辑电路第四章北京邮电大学徐惠民组合逻辑电路的特点组合电路的一般电路结构如下图所示。

输出信号的函数式为：F1=f1(X1，X2

，…，Xn)F2=f2(X1，X2

，…，Xn)Fm=fn(X1，X2

，…，Xn)

组合逻辑电路的特点在组合逻辑电路中，电路在任一时刻的输出信号仅仅决定于该时刻的输入信号，而与电路原有的输出状态无关。从电路结构上来看，组合逻辑电路的输出端和输入端之间没有反馈回路。组合电路中不会包含具有记忆能力的部件，通常指的就是不会包含触发器。组合逻辑电路的分析

组合逻辑电路的分析步骤根据给定的逻辑电路由输入到输出，或由输出到输入逐级推演，写出输出函数式;由己写出的函数式列出电路的真值表;由真值表概括出电路所完成的逻辑功能。有的电路功能不好用文字描述时，可以只列出真值表;必要时对输出函数进行化简，评论给定的逻辑电路是否经济、合理。

组合逻辑电路的分析例4-1分析图4-2所示的逻辑电路组合逻辑电路的分析作真值表：电路功能：电路实现了一位全加器的功能。输入A和B是两个加数，C是低位的进位。当A、B、C三者相加时，其中有一个‘1’或者三个‘1’时，本位的和是‘1’；其中有两个‘1’或者三个‘1’时，产生进位‘1’。组合逻辑电路的分析全加器输出的仿真波形组合逻辑电路的分析例4-2分析如图4-5所示的组合逻辑电路组合逻辑电路的分析从表达式作出电路的真值表:电路功能：在这个电路中，输入A、B是控制变量，A、B组合不同时，电路实现不同的逻辑功能。输入C和D是参与运算的数据。AB=00时，实现逻辑与功能；AB=01时，实现逻辑或的功能；AB=10时，实现同或门；AB=11时，电路是一个异或门。组合逻辑电路的分析例4-3分析图4-6所示的逻辑电路F3=B3F2=B3⊕B2F1=B2⊕B1F0=B1⊕B0从异或表达式也可以做出真值表。组合逻辑电路的分析电路的真值表如下：仔细观察4位输出的序列就是4位格雷码，而输入是4位二进制码。电路实现的是4位二进制码到4位格雷码转换电路。组合逻辑电路的分析以上通过三个例题，说明了组合电路分析的三种情况:第一种是对于常用组合电路部件的分析。这类电路不管具体形式如何，最后都要说明是哪一种常用的逻辑电路。第二种是对一般逻辑电路的分析。需要根据真值表来具体分析。第三种则是代码转换器的分析。最后要说明是哪一种代码转换器。组合逻辑电路的设计组合逻辑电路的设计步骤是：根据给定的电路功能描述，作出相应的逻辑函数的真值表。真值表应该能够完全反映对于电路的功能要求。根据真值表，对于相应的逻辑函数进行简化。简化的表达式可以有三种选择：与或式，或与式，与或非式。要根据电路的具体情况来选择。根据化简结果，选择器件来实现该逻辑电路。画出设计结果的逻辑图。组合逻辑电路的设计1．与非－与非结构若化简的结果是最简与或式，可以变换为与非－与非表达式。

也就是说，与或表达式可以直接用与非－与非结构来实现组合逻辑电路的设计2．或非－或非结构若化简的结果是最简或与式，可以变换为或非－或非表达式。

也就是说，或与表达式可以直接用或非－或非结构来实现组合逻辑电路的设计3．与或非结构直接的化简结果，一般不会得到“与或非”表达式。得到与或非表达式有这样几种可能：（1）反函数的与或表达式更简单时，可以使用与或非表达式。（2）从选择集成电路的实际出发，可能使用与或非结构更合适。在实现具体电路时，有时候使用与或非门也许更节省成本，或者说使用与或非结构就更合适。组合逻辑电路的设计例4-4试用几种不同的结构实现函数F=∑m(0,1,5,6,7)。说明分别需要几片集成电路芯片。解：作出函数的卡诺图与或式：或与式：与或非式：组合逻辑电路的设计用与非门实现：需要3个2输入与非门，以及一个三输入与非门。用一片74LS00（4×2输入与非门）和一片74LS10（3×3输入与非门）。用或非门实现：需要2个2输入或非门和一个3输入或非门。使用一片74LS27（3×3输入或非门）就可以实现。多余输入要接低电平。用与或非门实现：使用一片74LS50双与或非门就可以实现。74LS50封装了两个与或非门。其中一个是2×3输入与门，另一个是2×2输入与门。只需要用2×3输入的那个与或非门就可以了。组合逻辑电路设计举例例4-5设计一个表决器。有4名裁判参加比赛的评判。表决采用包含主裁判的多数判决，设计相应的组合逻辑电路。解：设A是主裁判，可以作出真值表：从卡诺图可以写出最简与或式：

F=ABD+ABC+ACD如果写为与或非式：

组合逻辑电路设计举例如果按与或式实现电路，需要两片3×3输入与非门。实际上只用了4个3输入与非门。如果按与或非式来实现电路，需要一片带4×2输入与门的与或非门，另外，必须可以使用带非的变量输入。

组合逻辑电路设计举例例4-6用门电路设计和实现一个两位比较器。当A1A0=B1B0时，Y1=1。当A1A0>B1B0时，Y2=1。当A1A0<B1B0时，Y3=1。解：根据题目的要求，作出它们的真值表组合逻辑电路设计举例作出卡诺图⊙⊙⊙⊙组合逻辑电路设计举例以上表达式可以理解为：当A1=B1，A0=B0的时候，A1A0=B1B0，即Y1=1。当A1>B1，或者在A1=B1，并且A0>B0时，A1A0>B1B0，即Y2=1。当A1<B1，或者在A1=B1，并且A0<B0时，A1A0<B1B0，即Y3=1。按照这样的理解，不用列出真值表，也可以写出三位、四位的数值比较器的函数表达式。组合逻辑电路设计举例在组合逻辑电路的设计中，所使用的逻辑器件可以是标准逻辑器件：门电路和MSI电路，也可以是可编逻辑器件(PLD)。用不同器件进行逻辑设计时，设计的方法是有区别的。在此仅介绍用门电路和MSI电路进行设计的方法，有关用可编逻辑器件进行设计的方法，在后面的章节中再作介绍。组合逻辑电路设计举例例4-7使用4位全加器，附加必要的组合电路，设计一个BCD码加法器。

当两个BCD数相加后结果大于9，或者结果产生进位，就要做加6调整。BCD加法器的框图为：需要设计其中的“加6信号产生器”。组合逻辑电路设计举例加6信号产生电路有5个输入信号：第一级全加器的和S4、S3、S2、S1，第一级全加器的进位CO4。部分真值表如下：相加产生进位时，一定要调整相加结果在10~15之间时，也要调整组合逻辑电路设计举例分别画出CO4=1和CO4=0两个4变量卡诺图，得到逻辑表达式：中规模组合逻辑电路加法器和减法器加法器在前面已经介绍过。减法器真值表如下：可以用各种方法实现这个减法器。但是，实际的集成电路产品中，并没有减法器芯片。中规模组合逻辑电路实际的减法器是用加法器通过加一个负数来完成。负数是用补码来表示的。(对负数的绝对值求反加1就是补码)当SUB=1时，就是加法器。当SUB=0是，通过异或门和C0将B变为负数的补码，就实现为减法器。实际是一个可控加法/减法器。中规模组合逻辑电路编码器用特定的一组二进制代码来表示某种信息的过程称为编码。现在介绍的是数值编码器。二进制编码器：将数码编码为二进制码，如8线-3线编码器十进制编码器：将数码编码为8421BCD码，如10线-4线编码器一般的编码器只有一个输入有效。优先编码器可以允许多个输入有效中规模组合逻辑电路8线-3线编码器：编码表如下Y2=I7+I6+I5+I4Y1=I7+I6+I3+I2Y0=I7+I5+I3+I1分别可以用一个或门来实现每个编码器的输出。中规模组合逻辑电路8线-3线优先编码器：编码表如下1）写出输出为‘1’时的实际输入组合所对应的“与”项，如输入组合是I7I6=01，对应的项是2）写出这些“与”项的“或”；3）进行代数化简，得到最后的输出表达式。

中规模组合逻辑电路最后得到的表达式是：中规模组合逻辑电路74LS148优先编码器输入/输出是低电平有效。是输入使能端。是逻辑扩展输出端，输入端有信号时，此输出有效。是输出使能信号，输入端没有信号时，此输出无效（低电平）。中规模组合逻辑电路两片74LS148级联为16线-4线编码器第一片没有输入时，YS输出低电平，使得第二片正常工作。第一片有输入时，YS输出有效，为高电平，使得第二片不工作。两片74LS148轮流工作，输入扩展为16线，输出扩展为4线中规模组合逻辑电路译码器译码器是将输入的二进制代码“翻译”为它所代表的信息。译码器有许多输出，每个输出固定对应某种信息。输入一组二进制代码，相应的输出就有效，表示“翻译”的结果。这里讨论的仍然是数值译码器：若干输出对应若干数码，将输入代码“翻译”为它所代表的数。如果某一个输出代表‘5’，当这个输出有效时，输入代码就是‘5’的编码。译码器的输出可以是高电平有效，或者低电平有效。中规模组合逻辑电路二进制译码器

二进制译码器有n条输入，2n条输出。常见的二进制译码器有2线－4线译码器，3线－8线译码器，4线－16线译码器。中规模组合逻辑电路二进制译码器

也可以是低电平输出有效中规模组合逻辑电路低电平输出有效的2-4译码器仿真波形

译码器输出波形的特征是：每个时刻，都只有一个有效输出，现在就是每个时刻只有一个输出是低电平中规模组合逻辑电路

1.二进制译码器

最常用的MSI二进制译码器是3线-8线译码器73HC138。它有三个地址输入端A2∽A0，还有三个使能输入端，其中S1要求输入高电平，另外两个要求输入低电平。译码输出是低电平有效。

中规模组合逻辑电路

最常用的MSI二进制译码器是3线-8线译码器74LS138中规模组合逻辑电路

74LS138译码器也是低电平输出有效。输入还有三个选通端：STA，。必须当STA=1，=0和=0时，译码器才工作。和中规模组合逻辑电路

译码器的扩展：用两片3线-8线译码器可以组成4线-16线译码器。中规模组合逻辑电路

2.非二进制译码器如果译码器有n条输入线，而输出线小于2n条，这样的译码器都属于非二进制译码器。74LS42是4线-10线译码器，也称BCD译码器.。输入1010-1111共6个状态是不使用状态，但是，不能当做任意项来使用。否则，不能保证译码输出的唯一性。

中规模组合逻辑电路

74LS42逻辑图所有的与非门都是4输入如果使用任意项，有些与非门就可能是少于4个输入。实际的电路中并没有这样使用。中规模组合逻辑电路

3.数字显示译码器在数字系统中，常常需要将译码输出显示成十进制数字或其它符号。因此，希望译码器能直接驱动数字显示器，或者能同显示器配合使用，这种类型的译码器称为显示译码器。显示译码器经常和七段显示器（七段数码管）配合使用。

中规模组合逻辑电路

发光二极管七段数码管

共阴极接法和共阳极接法

中规模组合逻辑电路

七段显示译码器

七段显示译码器是用来驱动七段数码管的专用译码器，它的输入是二-十进制代码，输出是驱动七段数码管的控制信号，即a、b、c、d、e、f、g。

中规模组合逻辑电路

共阳极显示码abcdfgabcdefg数字000000101001111100100102e中规模组合逻辑电路

4线－七段译码器74LS47功能表在此状态下，所有二极管都亮在此状态下，所有二极管都灭在此状态下，遇0不显示正常显示中规模组合逻辑电路

数据选择器

数据选择器又叫多路选择器，简称MUX。其功能是在地址信号控制下，从多路输入信息中选择其中的某一路信息作为输出。数据选择器信息(或称数据)的输入通道数K≤2n，式中n为地址信号的输入端数。数据选择器的名称就是根据数据输入端数和输出端数来命名的。有2选1、4选1、8选1和16选1等类型。中规模组合逻辑电路

1.74LS153双4选1数据选择器各种类型的数据选择器的输出表达式都可以参考这个式子来写出。中规模组合逻辑电路

数据选择器的扩展

双4选1数据选择器扩展为8选1数据选择器中规模组合逻辑电路

8选1数据选择器74LS151

输出表达式：中规模组合逻辑电路

数值比较器数值比较器的设计在前面已有介绍。现在介绍中规模比较器的使用。4位数值比较器74LS85除了两组4位输入和三个输出外，还有3个级联输入A>B，A=B和A<B级联输入用来几片比较器的级联，级联输入反映前一级比较器的结果。当本级的两组输入相等时，由前一级的比较结果决定最后的结果。中规模组合逻辑电路

74LS85的功能表

高位数值不相等时，由高位的比较决定结果高位数值相等时，由低位的比较(级联输入)决定结果中规模组合逻辑电路

数值比较器的级联：两片74LS85构成两组8位数值的比较器

中规模组合电路用于逻辑设计1．译码电路用作函数发生器n输入二进制译码器的2n个输出，分别对应n输入变量逻辑函数的各个最小项。将这些最小项适当地组合，就能得到任意的n变量逻辑函数。如果译码器输出是高电平有效，只要通过或门，将函数输出为1的最小项组合在一起，就得到所需要的函数。如果译码器输出是低电平有效，则需要用与非门，将函数输出为1的最小项组合在一起，也能得到所需要的逻辑函数。中规模组合电路用于逻辑设计例4-12用74LS138译码器，设计一个交通灯监视电路：红、黄、绿灯只能同时有一个亮，其他情况都属于不正常，电路要给出相应的信号。F=∑m(0,3,5,6,7)中规模组合电路用于逻辑设计2．用数据选择器作函数发生器如果不考虑选通输入，数据选择器的输出表达式可以写为： 如果将函数的输入变量连接到数据选择器的地址端，上述表达式就是函数的最小项表达式：Di是最小项mi所对应的输出。因此，数据选择器非常适合作为函数发生器来使用。中规模组合电路用于逻辑设计2．用数据选择器作函数发生器如果不考虑选通输入，数据选择器的输出表达式可以写为： 如果将函数的输入变量连接到数据选择器的地址端，上述表达式就是函数的最小项表达式：Di是最小项mi所对应的输出。因此，数据选择器非常适合作为函数发生器来使用。中规模组合电路用于逻辑设计（1）n个地址输入的数据选择器实现n变量函数。只要将n个输入变量连接到数据选择器的地址端，数据Di就是最小项mi对应的输出0或者1。（2）n个地址输入的数据选择器实现n+1变量函数由于地址端只能连接n个变量，第n+1个变量就要根据需要连接到数据输入。例如，用3线－8线数据选择器实现4变量（ABCD）函数，变量A、B、C连接到地址端，数据输入Di有可能是1、0、D或。（2）n个地址输入的数据选择器实现n+2或更多变量的函数中规模组合电路用于逻辑设计例4-13用3线-8线数据选择器74LS151分别实现3变量和4变量的多数电路。解：3变量多数电路的最小项表达式是：

只要在D0、D1、D2、D4输入0，D3、D5、D6、D7输入1就是所要求的电路。中规模组合电路用于逻辑设计4变量多数电路的最小项表达式是：

从表达式可以清楚的看出数据端应该如何接入0、1和D（在这个具体例子中，不接入）中规模组合电路用于逻辑设计例4.14.试用数据选择器和必要的门电路实现4位二进制码转换为其补数的代码转换器。

F0=DF1=中规模组合电路用于逻辑设计作F2和F3的卡诺图：选择两个变量（如AB）作为地址，按AB的不同取值划分小卡诺图。写出小卡诺图变量的最简式，就是数据输入表达式：中规模组合电路用于逻辑设计实现的逻辑图：中规模组合电路用于逻辑设计用全加器作为数码转换器对于有些代码来说，可以很容易地通过加法运算，来完成代码的转换。例如，将8421BCD码加3就可以转换为余三码。一般框图：中规模组合电路用于逻辑设计例4-15用全加器和必要的门电路实现8421码到5421码的转换电路。对于前5个代码，不需要加任何数（加0）。对于后5个代码，加0011就完成转换。中规模组合电路用于逻辑设计相应的卡诺图：最后的逻辑图如图

：组合逻辑的竞争与冒险

以前对组合逻辑电路的分析和设计都是在理想条件下，研究电路输出和输入间的稳态关系，没有考虑器件的延迟时间。实际上由于器件存在延迟时间，且各器件的延迟时间也不尽相同。当各输入信号经过不同路径到达某一会合点的时间就会有先有后，这种现象称为电路产生了竞争。

组合逻辑的竞争与冒险

由于竞争的存在，当输入信号发生变化时，在输出跟随输入信号变化的过程中，电路输出发生瞬间错误的现象称为组合逻辑电路产生了冒险。冒险现象表现为输出端出现了不按稳态规律变化的窄脉冲，常称为“毛刺”。此冒险信号的脉冲宽度仅为数十纳秒或更小。

组合逻辑电路的竞争和冒险冒险的分类冒险可以根据产生的原因分为逻辑冒险和功能冒险。也可以根据输出信号中冒险的形式，分为静态冒险和动态冒险。1．逻辑冒险 由于逻辑电路的一个输入信号发生变化，所产生的冒险称为逻辑冒险。组合逻辑的竞争与冒险

右边电路在稳态时输出1。在电路有延迟的情况下，就会输出瞬态的0:在仿真波形中，表现为一个窄脉冲组合逻辑电路的竞争和冒险2．功能冒险由于两个或者更多信号同时发生变化而产生的冒险，称为功能冒险。译码器输出中就存在功能冒险，BA由01变到10时可能出现瞬间同时为0，导致冒险仿真波形组合逻辑电路的竞争和冒险3．静态冒险由于信号或者电路的延迟，出现了单个的错误脉冲，也就是冒险，将这种冒险称为静态冒险。无论是逻辑冒险，还是功能冒险，都可能是静态冒险。在输出应该保持高电平时，出现了短暂的负脉冲，相应的冒险称为0型冒险。在输出应该保持低电平时，出现了短暂的正脉冲，相应的冒险称为1型冒险。组合逻辑电路的竞争和冒险4．动态冒险由于多路信号具有不同的延迟，导致在输出连续出现0型