第四章同步时序电路的分析

4.1

时序电路概述

4.1.1时序电路的一般形式

4.1.2时序电路的分类

4.1.3时序电路的描述方法

4.2双稳态元件

4.2.1S-R锁存器

4.2.2/S-/R锁存器

4.2.3带使能端的S-R锁存器

4.2.4D锁存器

4.2.5边沿触发D触发器

4.2.6

主从S-R触发器

4.2.7

主从J-K触发器

4.2.8

边沿触发J－K触发器

4.2.9T触发器

4.3同步时序电路的分析方法

4.4

计数器第四章同步时序电路的分析4.4.1

二进制串行计数器

4.4.2

二进制同步计数器

4.4.3

用跳越的方法实现任意模数的计数器

4.4.4

强置位计数器

4.4.5

预置位计数器

4.4.6

修正式计数器

4.4.7MSI计数器及应用

4.5

寄存器

4.5.1

并行寄存器

4.5.2

移位寄存器

4.5.3MSI寄存器应用举例

4.6

节拍分配器

4.6.1

计数型节拍分配器

4.6.2

移位型节拍分配器4.6.3MSI节拍分配器举例第四章同步时序电路的分析

SequentialLogicCircuitAnalysis4.1时序电路概述Summarization数字逻辑电路可分为两大类：

组合逻辑电路时序逻辑电路组合电路是指它的输出仅由当前输入决定。时序电路是指它的输出不仅取决于当前输入，而且也取决于过去的输入序列，即过去输入序列不同，则在同一当前输入的情况下，输出也可能不同。4.1.1时序电路的一般形式Structure组合电路存储电路•••x1xnz1zm•••••••••y1yl••••••Y1Yr时序电路输出输出存储电路输入内部输出激励（控制）时序电路输入输入存储电路输出内部输入状态输出函数

zi

=fi

(x1,x2,…,xn,y1,y2,…,yl)

i=1,2,…,m；激励（控制）函数Yi=gi

(x1,x2,…,xn,y1,y2,…,yl)

i=1,2,…,r；4.1.1时序电路的一般形式Structurez1~zm：为外部状态；y1~yr：为内部状态，即时序电路的状态，简称“状态”。输入x的变化规律

输出z的变化规律状态y的变化规律输入x的变化

激励Y的变化状态(现态y

→次态yn+1)时序电路的变化规律输入x的变化规律

输出z的变化规律状态y的变化规律输入x的变化

激励Y的变化状态(现态y

→次态yn+1)状态变化的描述：现态——某一时刻输入变化前的电路状态；

次态——当输入变化后的电路状态(即电路将要进入的状态)；4.1.2时序电路的分类

同步时序电路：其状态的改变受同一个时钟脉冲的控制，且与时钟脉冲同步。即电路在统一时钟控制CLK（或CP）下，同步改变状态。

异步时序电路：无统一的时钟脉冲使整个系统的工作同步，输入直接引起状态改变。1、按照引起状态发生变化的原因可分为：4.1.2时序电路的分类在同步时序电路中，输入信号x相对时钟脉冲CP的变化速度而言，如果输入信号x在两个时钟脉冲之间信号完成0→1→0(或1→0→1)两次变化则为脉冲输入，否则为电平输入。在异步时序电路中，输入信号x按照电路研究的目的区分：如果研究的是输入信号x完成0→1→0(或1→0→1)两次变化对电路的影响，则为脉冲输入，否则为电平输入。即：脉冲输入：在两个时钟脉冲之间信号完成0→1→0(或1→0→1)两次变化后对电路的影响；

电平输入：信号完成0→1(或1→0)一次变化对电路的影响。2、按输入信号x的特性可分为：脉冲输入和电平输入。4.1.2时序电路的分类次态逻辑

G输出逻辑

F

状态存储器

时钟输入输出输入时钟信号激励现态Mealy型电路次态逻辑

G输出逻辑

F

状态存储器

时钟输入输出输入时钟信号激励现态Moore型电路3、按输出特性可分为：Mealy型和Moore型。4.1.3时序电路的描述方法1、次态方程CharacteristicEquation次态yn+1

=Q

(输入x，现态y)2、次态真值表将输入x及现态y列在真值表左边，次态yn+1列在右边。3、次态卡诺图次态方程用卡诺图的形式表示出来，既次态卡诺图。次态yn+1=Qa

(激励Y)激励Y=G

(输入x，现态y)4、状态表State-table无外部输出的状态表Mealy型状态表Moore型状态表01y0y1y3y1y2y0y2y3y1y3y0y201y0y1/0y3/1y1y2/0y0/0y2y3/0y1/0y3y0/1y2/001zy0y1y30y1y2y00y2y3y10y3y0y21xyxyxyyn+1(次态)yn+1/z(次态/输出)yn+1(次态)Mealy型电路的读表（或图）的次序是：现态y→输入x→输出z

→次态yn+1Moore型电路的读表（或图）的次序是：现态y→输出z

→输入x→次态yn+15、状态图State-diagramsy0y1y2y30/01/00/00/00/11/01/01/1a.Mealy型状态图yn+1/z(次态/输出)01y0y1/0y3/1y1y2/0y0/0y2y3/0y1/0y3y0/1y2/0Mealy型状态表xy5、状态图State-diagramsb.Moore型状态图y0/0xy1/0y2/0y3/1xxxxxxxyn+1(次态)01zy0y1y30y1y2y00y2y3y10y3y0y21Moore型状态表xy5、状态图State-diagramsy0y1y2y30/01/00/00/00/11/01/01/1a.Mealy型状态图b.Moore型状态图y0/0xy1/0y2/0y3/1xxxxxxxMealy型电路的读表（或图）的次序是：现态y→输入x→输出z

→次态yn+1Moore型电路的读表（或图）的次序是：现态y→输出z

→输入x→次态yn+14.2双稳态元件BistableElement双稳态元件是构成存储电路的基本模块，通常指锁存器或触发器。双稳态元件的特点是：⑴有两个稳定状态，分别表示存储数码0

或

1。⑵在一定的触发信号作用下，它可从一个稳态翻转到另一个稳态。

作用：每个双稳态元件可保存一位二进制数，对应一个状态变量。每个双稳态元件有两个互反的输出端Q和/Q，

分别被称为：1态(Q=1，/Q=0)0态(Q=0，/Q=1)

触发器或锁存器翻转前的状态称为现态Qn

(Q)，

翻转后的状态称为次态Qn+1。4.2.1S-R锁存器（Set-ResetLatche）右图(a)中，电路有两个稳态：

Vout1＝Vin2＝1Vout2＝Vin1＝0及

Vout1＝Vin2＝0Vout2＝Vin1＝1由于图(a)电路的两个稳态Q、/Q不能由外部控制，为此增加两个输入端：S(置位)、R(复位)则得到S-R锁存器，如图(b)。(a)一对非门组成的双稳态电路Vin1Vin2Vout1Vout2Q/Q11(b)一对或非门组成的S-R锁存器Q/Q≥1≥1RS4.2.1S-R锁存器SRQQn+1000000110100011010011011110d111dSRQn+100Q01010111d00011110000d1110d1≥1≥1RSQ/Qa.电路图c.简化的次态真值表SRQd.卡诺图SRQQSR11f.逻辑符号b.次态真值表e.

次态方程

Qn+1=S+R•Q约束条件

S•R=0根据组合电路的分析方法可得到功能表如右表。g.功能表SRQ/Q00保持不变010110101100由功能表得到的典型操作时序图如下图所示。SRQ/Qh.正常输入i.S和R同时有效S-R锁存器(S-RLatche)的逻辑符号如下图所示。SQRQS1R0S1R1SQRQS1R0SQRQ（a）旧的逻辑符号（b）改进的逻辑符号（c）不正确的逻辑符号说明：图(b)的表示方法较好；图(a)的表示方法不太好，但可以使用；图(c)的表示方法完全错了，因为它的低有效输出端出现了两次非，因而导致含义错。/S－/R锁存器与S－R锁存器的主要区别是：⑴/S

及/R

都是低有效，因此当/S＝/R＝1时，电路输出保持不变。⑵当/S及

/R

同时有效时，前者的输出

Q及

/Q都变为1；而后者是当S及

R

同时有效时，输出Q及

/Q都变为

0。这两种情况的输出都不满足Q与

/Q的互补关系，这是不允许的。4.2.2/S-/R锁存器(/S-/RLatche)&&/S/RQ/Q

/S－/R

锁存器是由与非门构成的具有低有效置位及复位输入端的电路。4.2.2/S-/R锁存器/S/RQQn+1000d001d010101111000101011001111/S/RQn+100d01110011Q&&/S/RQ/Qa.电路图000111100d1001d110/S/RQe.卡诺图b.次态真值表f.次态方程

Qn+1=S+RQ约束条件

S•R=0c.简化的次态真值表/S/RQQSRQQg.逻辑符号d.

功能表SRQ/Q00110110100111保持不变4.2.3带使能端的S-R锁存器

S-Rlatchewithenable利用使能输入端信号C进行控制，即当使能信号C有效时，输入才影响输出。如电路图所示：

a.

用与非门实现的电路Q/Q&SCR&&&4.2.3带使能端的S-R锁存器&&RSQ/Q&&CSRQQCSRCQ/Q001保持不变011011011011111dd0保持不变b.功能表d.逻辑符号

c.次态方程：

Qn+1=S+R•Q

约束条件

S•R=0带使能端的S-R锁存器的工作过程(1)电路图SRCQ/QQ/QSCR&&&&带使能端的S-R锁存器的工作过程(2)电路图SRCQ/QQ/QSCR&&&&带使能端的S-R锁存器的工作过程(3)电路图SRCQ/QQ/QSCR&&&&带使能端的S-R锁存器的工作过程(4)电路图SRCQ/QQ/QSCR&&&&带使能端的S-R锁存器的工作过程(5)电路图SRCQ/QQ/QSCR&&&&带使能端的S-R锁存器的工作过程(6)电路图SRCQ/QQ/QSCR&&&&4.2.4D锁存器DLatcheS-R锁存器由于能够独立地控制置位端及复位端，因此，它可应用在根据某些条件置位而在某些条件下复合的场所，但这需要置位复位二根输入线。在实际工作中经常需要简单地锁存一位二进制，这时应用D锁存器更方便些。

S＝DR＝D&&DQ/Q&&C1SR(a)用与非门实现D锁存器D锁存器的工作过程DCQDQ/QC&&1&&D锁存器小结b.次态真值表c.简化的次态真值表d.次态方程

Qn+1=DDQDQQn＋1000110110011DQn＋10101DQCQe.逻辑符号

01001101DQ/QC&&&&1a.电路图4.2.5边沿触发D触发器

Edge-triggeredDFlip-flop边沿触发器是指，在控制信号的有效边沿(前沿或后沿)时接收数据。

D触发器的结构如右图所示。6Q/Q/PR/CLRCLKDabc123454.2.5边沿触发D触发器②两个信号接收门(门5和门6)

门5和门6是为了生成互补数据D

和D

，并加在门3、门4的输入端上。其中：

D

是数据输入端；

PR(Preset)

和CLR

(Clear)

是强制置1和置0端；

a、b、c

三条线是内部反馈线。①一个带时钟控制的SR触发器

(由门1,门2,门3和门4组成)

D触发器包括：6Q/Q/PR/CLRCLKDabc12345D触发器的工作过程(1)：Q/QCLKDabc563412CLKDQD触发器的工作过程(2)：CLKDQQ/QCLKDabc563412D触发器的工作过程(3)：CLKDQQ/QCLKDabc563412D触发器的工作过程(4)：Q/QCLKDabc563412CLKDQD触发器的工作过程(5)：Q/QCLKDabc563412CLKDQD触发器的工作过程(6)：CLKDQQ/QCLKDabc563412D触发器的工作过程(7)：Q/QCLKDabc563412CLKDQ6Q/Q/PR/CLRCLKDabc12345D触发器的功能分析：上述分析可以看出，D触发器的状态改变只发生在CLK脉冲的上升沿，而CLK脉冲保持高电平期间信号端D的变化并不会影响Q端的输出。因此D触发器被称为边沿触发的维持-阻塞触发器。图中：a反馈线被称为置0阻塞线

b反馈线被称为置1维持线

c反馈线被称为置0维持线

/PR是强制置1端

/CLR是强制置0端

(/PR、/CLR一般在系统初始化时使用)D触发器小结DQn+10011c.次态真值表d.次态方程：

Qn+1=DDQa.前沿触发D触发器DQQ>CLKPRCLR01001101DCLKQ/Q0↑011↑10d0

保持不变d1

保持不变b.功能表e.D触发器的两个工作时间

D触发器接收数据期间tsetupthold这段时间输入数据不应变化D触发器小结a.后沿触发D触发器DCLKQ/Q0↓011↓10d0

保持不变d1

保持不变b.功能表d.次态方程

Qn+1=DDQ01001101DQn+10011c.次态真值表DQQ>CLKPRCLR4.2.6主从S-R触发器

Master/slaveS-RFlip-flop主从触发器由主触发器和从触发器两部分构成。主从触发器是在脉冲下降沿改变输出：即：

①

在触发脉冲C作用时间(C为高电平期间)，S、R状态的变化将记入主触发器；②在C下降沿时间，从触发器接收此时刻的主触发器状态。a.用两个带使能端S-R锁存器构成的触发器SRCLKQM/QMQ/QSQCRQSQCRQ1主从S-R触发器的特性：d.逻辑符号

由于主从触发器的输出在触发脉冲上升边时并不马上改变，因此在逻辑符号上，输出端应加输出限定符号“

”表示延迟输出。SRCQ/Qdd0000010100110

保持不变

保持不变0110

不确定c.功能表主从S-R触发器的次态真值表即次态方程于带使能端的S－R锁存器相同。SRQQC此外，主从触发器虽然是在触发信号的下降沿改变输出，但它并不是后沿触发的边沿触发器，因此在逻辑符号中控制输入端C上即没有动态输入限定符号，也没有逻辑非符号(延迟输出符号“”已表示了下降沿改变输出的特性)。主从S-R触发器工作过程时序图：

a.电路图1SRCLKQM/QMQ/QSQCRQSQCRQSRCLKQQMe.时序图4.2.7主从J-K触发器J-K触发器利用输出Q及/Q不会同时为1或0这一特性，将输入端J、K先分别同/Q及Q“相与”

后再输入到主触发器的S、R输入端，见图(a)。a.用S-R锁存器构成的JK触发器/QM1QMQ/Q&&JKCLKSQCRQSQCRQMaster/slaveJ-KFlip-flop主从J-K触发器的特性：c.次态真值表d.简化的次态真值表

次态方程

Qn＋1=J•Q+K•QJKCQ/Qdd0000010100110

保持不变

保持不变0110

变反b.功能表JKQn＋100011011Q01QJKQQn＋100000101001110010111011101001110000111100001111001JKQ

d.卡诺图/QM1QMQ/Q&&JKCLKSQCRQSQCRQ主从J-K触发器工作过程时序图：JQQMe.时序图KC主从J-K触发器的逻辑符号：f.逻辑符号JCLKKSDQRDQ当J＝K＝0时，触发器处于保持状态；当J＝K＝1时，Qn＋1

＝Q。触发器具有计数功能。

为使触发器稳定工作，要求触发脉冲的最小宽度需大于主触发器的状态转换稳定时间，即大于4个门的传输时间。与主从S-R触发器一样，在触发脉冲后沿到达前一段时间，输入J、K信号值应持续不变。为了使触发器预先置于某一初始状态，在电路中还设置了一个直接置位端SD及直接复位端RD，如右图所示。4.2.8边沿触发J－K触发器

Edge-triggeredJ-KFlip-flop边沿触发J-K触发器类似于D触发器也要求有建立时间和保持时间，但其建立时间较脉冲触发的JK触发器为短，因此应用更为广泛。JK触发器常用于同步时序电路中，不过大部分时序电路采用的是D触发器。这是由于D触发器只需一个数据输入端，使得设计出的电路更加简单。DQQ/QJKCLK1CLKQ>

≥1

边沿触发J-K触发器(由D触发器构成的等价电路)其中：D输入端的逻辑表达式为

D＝J•Q＋K•Q而D触发器的次态方程为：

Qn＋1＝D因此，有：

Qn＋1

＝J•Q＋K•Q

≥1

DQQ/QJKCLK1CLKQ>a.电路图

边沿触发J-K触发器的特性：c.逻辑符号d.工作时序图JKCLKQ/Qdd0dd100010100110保持不变保持不变

保持不变0110

变反b.功能表JKCLKQJ>CLKKQQ4.2.9T触发器TFlip-flopT触发器是一个计数触发器，其功能为：当T=1时，每来一个计数脉冲CLK，输出就变反一次。a.逻辑符号

T

QCLK>Qb.功能表c.次态真值表d.简化次态真值表TQQn＋1000110110110TCLKQ/Qd0d10d11

保持不变

保持不变

保持不变

变反TQn＋101QQQn＋1=T•Q+T•Qe.次态方程01001110TQT触发器的实现b.用J-K触发器实现c.T触发器典型时间图TCLKQa.用D触发器实现CLKTQ/Q＝1

DCLKQQTCLKQ/Q

J

CLK>KQQ无使能控制的T触发器

T触发器的

T端实际是一个使能控制端，当

T＝1时，触发器T才处于计数状态。在一些应用场合无需使能控制，这种T触发器很容易用D触发器及JK触发器构成，下图给出了无使能控制端的T触发器的逻辑符号、电路构成及工作时序图。a.逻辑符号Q

CLK>Qd.工作时序图CLKQb.由D触发器构成Q/QDCLKQQc.用J-K触发器构成1J

CLK>KQQ/QQ触发器的激励表Excitation-tablesS-R锁存器SRQn+100Q01010111dQQn+1SR000d011d10d111d0/S/RQn+100d01110011QQQn+1SR001d010d10d011d1/S-/R锁存器次态真值表激励表SRQQCSRQQC触发器的激励表(续)J-K触发器JKQn+100Q01010111QQQn+1JK000d011d10d111d0DQQn+1000010101111QQn+1D000011100111D触发器次态真值表激励表DQQ>CLKPRCLRJ>CLKKQQ触发器的激励表(续)T触发器TQQn+1000011101110QQn+1T000011101110次态真值表激励表TCLK>QQ4.3同步时序电路的分析方法

ClockedSynchronousCircuitAnalysisMethods时序电路的分析是根据逻辑电路图得到反映时序电路工作特性的状态表及状态图。因此，分析工作从组合逻辑的分析着手，一般步骤如下：（1）列出激励函数及输出函数表达式：

激励函数=G(输入，现态)

Mealy型输出=F(输入，现态)Moore型输出=F(现态)（2）根据触发器的次态方程得到各个状态的次态方程：

次态=Q(输入，现态)（3）根据状态变量的次态方程填写二进制状态表。同步时序电路的分析方法(续)（4）根据输出表达式填写输出值到二进制状态表，从而得到二进制状态输出表。例1

分析如图所示电路的特性。（5）每一个状态分配一个字母状态名，从而得到状态输出表。（6）根据状态输出表，画出状态图。（7）电路特性描述，确定电路的逻辑功能。下面结合实例，对上述步骤作具体说明。CLK用D触发器组成的Mealy型电路XXQ1XQ1Q0D0D1Q0Q1输出逻辑&&&&&111Q0现态DCLKQQDCLKQQ≥1≥1次态逻辑状态存储器&Z激励分析步骤如下：（1）列出激励函数及输出函数表达式：

D0

=XQ0+XQ0

D1=XQ1+XQ1Q0+XQ1Q0

Z=XQ1Q0

（2）写出各状态变量的次态方程。由D触发器的次态方程：Qn+1=D，可得：

Q0n+1=D0Q1n+1=D1

代入D0，D1，则表达式为：

Q0n+1=XQ0+XQ0Q1n+1=XQ1+XQ1Q0+XQ1Q0（3）填写二进制状态表，见表(a)。（4）填写二进制状态输出表，见表(b)。用激励/转换表导出状态表：XQ1Q0

D1D00000010100110001101110010111011101101100

0001101101101100Q1Q0n+1n+1

Z00000001(a)二进制状态表

010001101100/001/001/010/010/011/011/000/0

XQ1Q0Q1Q0n+1n+1(b)二进制状态/输出表010001101100/001/001/010/010/011/011/000/1XQ1Q0Q1Q0/Zn+1n+1设定00=A,01=B,10=C,11=D则可得到状态输出表(c)其中：S—现态Sn+1—次态（5）写出状态/输出表(c)状态/输出表（6）根据状态输出表画出状态图，见图(d)。01ABCDA/0B/0B/0C/0C/0D/0D/0A/1XSSn+1

/Z0/0CABD1/01/01/11/00/0X/Z0/00/0(d)状态图由状态图可看出，此电路功能为：当输入4个“1”时，输出为1。假设从初态A开始，输入X为：10110010按照状态图列出状态响应序列如下：（7）电路特性描述时钟节拍12345678X10110010SABBCDDDASn+1BBCDDDAAZ000000100/0CABD1/01/01/11/00/0X/Z0/00/0(a)状态图CLKX

ZQ1Q0(c)脉冲输入的典型时间图CLK输入(d)触发边沿与读值01(b)电平输入的典型时间图Q1Q0

ZCLK

XCLKCLK(b)通常的电平输入时间图

X0/0CABD1/01/01/11/00/0X/Z0/00/0(a)状态图CLK输入(d)触发边沿与读值01Q1Q0

ZQ1Q0

ZCLK

X(b)电平输入的典型时间图CLKXQ1Q0(c)通常的脉冲输入时间图

Z0/0CABD1/01/01/11/00/0X/Z0/00/0(a)状态图CLK输入(d)触发边沿与读值01CLKX

ZQ1Q0(c)脉冲输入的典型时间图例2

分析如图所示电路电路。用JK触发器组成的Moore型电路J0Q01ZxyCLKxxxyyyyQ0Q0Q1Q1K0J1K1Q0≥1≥1≥1≥1yJCLKQQKJCLKQQK&&&&&&&分析步骤如下：（1）列出激励函数及输出函数表达式：J0=x•yK0=x•y+y•Q1

J1=x•Q0+y

K1=y•Q0+x•y•Q0Z=Q1•Q0+Q1•Q0Q0n+1=J0•Q0+K0•Q0=x•y•Q0+x•y•Q0+x•Q1•Q0+y•Q1•

Q0Q1n+1=J1•Q1+K1•Q1=x•Q1•Q0+y•Q1+x•y•Q1+y•Q1•Q0

+y•Q1•Q0+x•Q1•Q0

（2）列出状态变量的次态方程：

由JK触发器的次态方程：Qn+1=JQ+KQ，可得：

Z1001100110011001（3）用激励/转换表导出状态表：J0=x•yK0=x•y+y•Q1J1=x•Q0+yK1=y•Q0+x•y•Q0Z=Q1•Q0+Q1•Q0xyQ1Q0

J1K1

J0K000000001001000110000000000000000010001010110011111001000110110011000100110101011001111110011111111001101111011111100100011011001

00011011101100100110110010110010

Z1001100110011001（3）用激励/转换表导出状态表：Q1Q0n+1n+1xyQ1Q0

J1K1

J0K000000001001000110000000000000000010001010110011111001000110110011000100110101011001111110011111111001101111011111100100011011001(a)二进制状态表000110110001101100

100110011110111000110011100010Q1Q0xyQ1Q0n+1n+1(b)二进制状态/输出表00011011Z0001101100

1001100111101110001100111000101001Q1Q0/Zn+1n+1xyQ1Q0(4)画状态图00C/0D/1A/1B/0000000011101111001111010100111X•YC/0D/1A/1B/0X•YX•YX•YX•YX•YX•YX•YYYYY

(5)电路特性说明：此时序电路有4个状态，状态之间的转换由x、y控制：①当xy=00时，原状态保持不变；②当xy=10时，状态在A→B→C→D→A循环，并在A、D状态时输出1。(4)画状态图00C/0D/1A/1B/0000000011101111001111010100111X•YC/0D/1A/1B/0X•YX•YX•YX•YX•YX•YX•YYYYY

(5)电路特性说明：③当xy

为01，11时，状态转换顺序与起始状态有关：若起始状态为A或C，则状态在A、C之间循环；若起始状态为B，则状态将是B→D→C→A，然后在A、C之间循环。例3分析如图所示电路的特性。QDCKQQDCKQDCKQQDCKCLKQ1D4D3D2D12D11Q4Q3/Q4Q2/Q1

&分析步骤如下：（1）列出激励函数及输出函数表达式：

D4=Q3D3=Q2D2=Q1D1=D11•D12=Q4Q3Q1=Q4Q3+Q4Q1

电路的输出函数为：Q4、Q3、Q2、

Q1。（2）列出状态变量的次态方程：Q4n+1=D4=Q3Q3n+1=D3=Q2Q2n+1=D2=Q1Q1n+1=D1=D11•D12=Q4Q3+Q4Q1(3)

列出电路次态真值表Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+100000001001000110100010101100111100010011010101111001101111011110001001101010111100010111100111100000010010001101000101011001110（2）次态方程：Q4n+1=D4=Q3Q3n+1=D3=Q2Q2n+1=D2=Q1Q1n+1=D1=D11•D12

=Q4Q3+Q4Q1(3)

列出电路次态真值表设状态0000=S0

0001=S10010=S2

•••1111=S15

代入左表中，得到状态表，见下页表(b)和(c)。Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+100000001001000110100010101100111100010011010101111001101111011110001001101010111100010111100111100000010010001101000101011001110(4)

列出状态表

和状态图表(b)状态表S0S15S7S14S3S12S1S8(c)状态图Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14表(b)状态表S0S15S7S14S3S12S1S8Q4Q3

Q2Q1S0S1S2S3S4S5S6S7S8S9S10S11S12S13S14S15Q4n+1Q3n+1Q2n+1Q1n+1S1S3S5S7S8S11S12S15S0S2S4S6S8S10S12S14S2S5S9S11S6S10S4S13(c)状态图(5)电路特性描述：该电路共有16个状态。只要电路的初始态为状态图闭合环中某一状态，在时钟脉冲作用下，电路将按箭头所指方向在闭合环中8个状态间循环。这是一个模8步进码计数器。时钟脉冲就是计数信号，这8个状态称为“有效序列”。在闭环以外的8个状态称为“无效序列”。这种电路称为格雷码计数器或

Johnson计数器，也叫“自恢复扭环移位寄存器”。如果将电路改动为：D1=D12=Q4，电路就成了单纯的扭环移位寄存器，如图所示：QDCKQQDCKQDCKQQDCKCLKQ1D4D3D2D1Q4Q3/Q4Q2状态图如图所示：00001111011111100011110000011000(a)有效序列00101101011010101011010001011001(b)无效序列图(a)中的状态循环符合格雷码编码，故为有效序列；

图(b)中状态循环为无效序列。

无效序列也是一个独立的闭合环。若电路一旦进入无效序列就无法退出，此现象称为“挂起”。(7)电路“挂起”现象的解决办法为防止电路处于“挂起”，只有采取强制措施，如：通过对触发器的置位或复位使电路状态处于有效序列状态之一；或者设计与此有关的控制线路，使电路状态进入有效序列状态之一，这种控制线路称为“校正网络”。(6)电路“挂起”的根本原因若

n个触发器所表示的2n个状态没有全部都用作“有效状态”，则存在多余状态(unseadstates)，在真值表中就会出现无关项(“don’t-care”states)。(8)电路“挂起”现象的解决办法

①无效序列的次态无关项全部指向0。

②打断一处“无效序列链”，令其指向有效序列。下面通过研究Johnson计数器（自校正Johnson计数器）的设计过程和技巧，来寻找解决挂起问题的方法和规律。

③根据真值表和卡诺图研究无效序列的生成规律尽可能只改变某一触发器的输入网络，同时进行最简设计。例：设计八进制步进码计数器。需要用4个触发器：

Q4,Q3,Q2,Q1构成的16个组合中：

8个有效码

8个无效码(无关项)Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010001101000101011001111000100110101011110011011110111100010011dd

dd0111dd

dddd

dddd

dd11110000dd

dddd

dddd

dd1000dd

dd11001110列出次态真值表根据次态真值表，画出计数器的卡诺图。d1ddd11ddd1dQ2Q1Q4Q3Q4n+1dddd111ddd1dQ2Q1Q4Q3Q3n+1d1ddd111ddddQ2Q1Q4Q3Q2n+11d1ddd11ddddQ2Q1Q4Q3Q1n+1写出次态方程

Q4n+1=Q3Q3n+1=Q2Q2n+1=Q1Q1n+1=Q4d1ddd11ddd1ddddd111ddd1dQ3n+1d1ddd111ddddQ2n+11d1ddd11ddddQ1n+1Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110Q2Q1Q4Q3Q4n+100101101011010101011010001011001无效序列：Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110解决挂起问题能解决挂起问题的是“*”的部分。试改变触发器Q1的输入控制函数D来解决挂起问题。Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110﹡﹡﹡﹡注意：Q1n+1=Q4Q3+Q4Q1这就是Johnson计数器的设计方案。1d1ddd11ddddQ1n+1Q2Q1Q4Q3**Q4Q3Q2Q1Q4n+1Q3n+1Q2n+1Q1n+1000000010010

0011010001010110

0111100010011010101111001101111011110001001101010111100110111101111100000010010001101000101011001110﹡﹡﹡﹡修改Q1的输入来解决挂起问题。修改Q1的输入来解决挂起问题。1d1ddd11ddddQ1n+1Q2Q1Q4Q30000111101111110001111000001100000101101011010101011010001011001××**Q1n+1=Q4Q3+Q4Q1这就是Johnson计数器的设计方案。4.4计数器Counters计数器的状态个数称为计数器的模。如图所示的为模m

的计数器。S4S5SmS3S2S1计数器状态图的一般结构计数器的分类：①按功能：加法计数器，减法计数器，可逆计数器②按进位方式：串行计数器（异步计数器）Ripplecounters

并行计数器（同步计数器）Synchronouscounters③按进位基数：二进制计数器

Binary-counters

十进制计数器decimal-counters

任意进制计数器

n个触发器可以构成模m的计数器，其中：m≤2n。4.4.1二进制串行计数器RippleCounters由各种类型的触发器所构成的串行计数器的基本单元⑴一个n位二进制串行计数器可