存储器和存储体系课件

第3章存储器和存储体系存储器概述半导体随机存取存储器半导体只读存储器主存储器的组织并行存储器高速缓冲存储器虚拟存储器存储体系的层次结构2/6/20231§3.1存储器概述3.1.1、存储器分类1．按与CPU的连接和功能分类主存储器（主存、内存）

CPU能够直接访问的存储器。辅助存储器（辅存、外存）

CPU不能直接访问的存储器。高速缓冲存储器（Cache）

是一种介于主存与CPU之间用于解决CPU与主存间速度匹配问题的高速小容量的存储器。Cache用于存放CPU立即要运行或刚使用过的程序和数据。用于存放当前运行的程序和数据。存放当前不参加运行的程序和数据。当需要运行程序和数据时，将它们成批调入内存供CPU使用。2/6/20232南理工紫金学院2．按存取方式分类随机存取存储器(RAM,RandomAccessMemory)存储器任何单元的内容均可按其地址随机地读取或写入，且存取时间与单元的物理位置无关。RAM主要用于组成主存。只读存储器(ROM,ReadOnlyMemory)存储器的内容只能随机地读出而不能随便写入和修改。ROM可作为主存的一部分，用于存放不变的程序和数据。ROM还可用作其它固定存储器，如存放微程序的控制存储器、存放字符点阵图案的字符发生器等。2/6/20233南理工紫金学院3．按存储介质分类磁存储器由磁性材料制成的存储器。利用磁性材料的两个不同剩磁状态表示二进制的“0”和“1”。早期有磁芯存储器。现多为磁表面存储器，如磁盘、磁带等。半导体存储器用半导体器件组成的存储器。根据工艺不同，可分为双极型和MOS型。光存储器利用光学原理制成的存储器。通过激光束照在基体表面引起物理或化学的变化，记忆二进制信息。如光盘。2/6/20235南理工紫金学院4.按信息的可保存性分类易失性存储器电源掉电后，信息自动丢失。非易失性存储器电源掉电后，信息仍能继续保存。2/6/20236南理工紫金学院二、主存的组成与操作1.几个概念存储元件（存储元、存储位）能够存储一位二进制信息的物理器件。存储元是存储器中最小的存储单位。作为存储元的条件：①有两个稳定状态，对应二进制的“0”、“1”。②在外界的激励下，可写入“0”、“1”。③能够识别器件当前的状态。即可读出所存的“0”、“1”。2/6/20237南理工紫金学院存储单元的编址①按字节编址：相邻的两个单元是两个字节。②按字编址：相邻的两个单元是两个字。2/6/20239南理工紫金学院2.主存的基本组成2/6/202310南理工紫金学院2n－1MAR译码器存储阵列读放电路写驱动电路MDRn0RDWRDBAB2/6/202311南理工紫金学院存储容量的主要计量单位：1K1M1G容量与存储器地址线的关系:1K

需要

根地址线1M

需要

根地址线256M

需要

根地址线＝210＝1024＝220＝210K＝1048576＝230＝210M＝107374182410＝210＝22020＝228282/6/202313南理工紫金学院2．速度⑴访问时间TA（读写时间、存取时间）从启动一次存储器存取操作到完成该操作所需的时间。读出时间：从存储器接到有效地址开始到产生有效输出所需的时间。写入时间：从存储器接到有效地址开始到数据写入被选中单元为止所需的时间。⑵存取周期TM（存储周期、读写周期）存储器相邻两次存取操作所需的最小时间间隔。2/6/202314南理工紫金学院⑶带宽Bm（存储器数据传输率、频宽）存储器单位时间内所存取的二进制信息的位数。W：存储器总线的宽度。对于单体存储器，W就是数据总线的根数。带宽的单位：KB/s，MB/s提高存储器速度的途径①提高总线宽度W，如采用多体交叉存储方式。②减少TM，如引入Cache。Bm=WTM2/6/202315南理工紫金学院3.2.1静态随机存取存储位元

分类及特点双极型半导体存储器TTL、发射极耦合电路存储器ECL其特点：速度高、驱动能力强，但集成度低、功耗大、价格高，一般用于小容量的高速存储器。MOS场效应晶体管存储器（分动态、静态两种）其特点：集成度高、功耗小、工艺简单、成本低，但速度相对较低一般用于大容量存储器2/6/202317南理工紫金学院每一个存储单位都由一个触发器构成，可以存储一个二进制位，每个触发器由6个MOS管构成。存储原理：用晶体管导通与截止来表示0和1。存储0：T0导通、T1截止存储1：T0截止、T1导通工作原理：写入操作保持状态读出操作2/6/202318南理工紫金学院存储原理：双稳态触发器T0、T1组成触发器T2、T3门控管T4、T5负载管存储0：T0导通、A点电位接地，为低电平存储1：T0截止、A点电位接Vcc，为高电平T1相反字线WVccDDABT2T3T4T5T0T12/6/202319南理工紫金学院VCC高电平导通导通地高电平VCC读出非破坏性读出2/6/202321南理工紫金学院写入操作:W高,D写入数据W高电平，T2导通位线D与A点连接写0：D输入低电平，A点电位下降，T0导通，存储位元变为0写1：D输入高电平，A点电位上升，T0截止，存储位元变为1T1相反字线WVccDDABT2T3T4T5T0T12/6/202322南理工紫金学院写入（以写“0”为例）高电平导通导通地高电平地高电平2/6/202323南理工紫金学院保持地断开断开地高电平2/6/202325南理工紫金学院3.2.2动态随机存取存储位元存储原理：利用电容Cs存储电荷存储信息电容Cs充有电荷表示1，电容Cs没有电荷表示0。2/6/202326南理工紫金学院读取高电平导通高电平读取过程中，Cs的电平最终会变为中间电平，即原来存储的数据丢失，需要将读出的数据重新写入，称为再生中间电平电压上升2/6/202327南理工紫金学院保持

由于电容存在漏电，经过一段时间后，Cs上的电荷会全部泄漏，为了保持数据的正确性，必须隔一段时间，进行一次刷新操作(Refresh)地断开高电平2/6/202329南理工紫金学院刷新:SRAM是靠_____________存储信息的，所存的信息表现为双稳态电路的电平，所以不需要刷新。DRAM是靠_____存储信息的，所存信息表现为电容上的电荷。由于电路中存在一定的漏电流，致使电容慢慢放电，导致所存信息丢失。因此必须在电容放电到一定程度前，重新写入信息，这一过程称为刷新。触发器电路电容2/6/202330南理工紫金学院2.动态存储器的刷新刷新最大周期设存储电容为C，其两端电压为u，电荷Q＝C•u，则泄漏电流为：

∴刷新间隔为:若C＝0.2pf，△u＝1V，I＝0.1nA，则刷新间隔为△t就是刷新最大间隔，即刷新最大周期。2/6/202331南理工紫金学院刷新基本方法按行进行刷新，每次由刷新地址计数器给出刷新行地址，每刷新1行，地址计数器自动加1。刷新方式设刷新周期为2ms，存储体排成64×64阵列，需要刷新64行。每读/写一次或刷新一行的时间为200ns。有下列几种刷新方式：

①集中式刷新②分散式刷新③异步式刷新2/6/202332南理工紫金学院⑴集中式刷新在允许的最大刷新间隔(2ms)内，按照存储器芯片容量的大小集中安排刷新时间。假设存储周期为200ns，在2ms的时间内完成10000次存储操作，即10000个存储周期。例如对4k×1位芯片，存储矩阵为64×64，每个存储单元电路都刷新一次需64个周期，因此在2ms内，留出64个周期专用于刷新。2/6/202333南理工紫金学院刷新方式集中刷新方式优点：控制简单，速度快缺点：有“死区”012993599369999…………读写操作9936个周期刷新操作64个周期刷新间隔（2ms）2/6/202334南理工紫金学院刷新方式分散刷新方式优点：控制简单，无明显“死区”缺点：速度慢，存储器速度较快时，存在时间上的浪费读写刷新……刷新间隔（2ms）读写刷新读写刷新周期0周期1周期49992/6/202335南理工紫金学院刷新方式异步刷新方式优点：无明显“死区”，无时间上的浪费缺点：控制复杂2ms/64=31.25us，每隔31us刷新一次……刷新间隔（2ms）读写刷新31μs

0.2μs

读写刷新31μs

0.2μs

读写刷新31μs

0.2μs

2/6/202336南理工紫金学院3.2.3半导体随机存取存储芯片1、地址译码驱动方式一维译码方式二维译码方式二维译码方式的字选方式

2/6/202337南理工紫金学院（1）一维译码方式的存储器芯片（64×8位）1111112/6/202338南理工紫金学院（2）二维结构的存储器芯片（4K×1位）双译码方式、位片方式0000000000012/6/202339南理工紫金学院（3）二维地址译码的字选方式（512×8位=64×64）改成每次读出一个字，就是字选方式。优点：译码电路简单，且同一个字在同一块芯片中。8根数据线行译码器列译码器读写电路A0A1A5A6A88位字08位字18位字7078对8*8对位线8根列选线读写64根线512/8×8*8位A71110002/6/202340南理工紫金学院2.静态SRAM芯片举例--Intel2114芯片（1K×4位）10根地址线，用于寻址1024个存储单元4根双向数据线读/写控制线片选信号线2/6/202341南理工紫金学院Intel2114内部结构图

2/6/202342南理工紫金学院SRAM的工作时序读周期时序写周期时序读出数据TRCAddrCSOEDataAddrTWCCSWE写入数据Data2/6/202343南理工紫金学院3、DRAM芯片实例——2164

基本特征64K*1位=4*（128*128）存取时间为150ns或200ns；每2ms需刷新一遍，每次同时刷新512个存储单元，2ms内需有128个刷新周期。引脚地址线复用A0~A7行地址选通RAS列地址选通CAS，也起片选作用分开的输入Din和输出数据线Dout2/6/202344南理工紫金学院2164内部结构示意图

2/6/202345南理工紫金学院DRAM读写时序

Addr读周期读出数据RASCASRDData行列RASCASWRDataAddr行列写入数据写周期Review21642/6/202346南理工紫金学院DRAM刷新时序RASonlyrefresh在DRAM芯片外部设置专门的刷新计数器来产生行地址只送行地址，不送列地址HiddenrefreshDRAM芯片内部提供刷新计数器刷新分散在每次的读或写操作之后AddrRASCAS刷新周期AddrRASCASRDData读周期读出数据行列刷新周期2/6/202347南理工紫金学院静态存储器vs动态存储器SRAMStatic集成度较低（六管），单片容量较小不需要刷新速度快，曾在Pentium主板上用作二级高速缓存(图)通常是字选方式DRAMDynamic集成度高（单管），单片容量较大需要定时刷新速度较低，多用作主存储器通常是位选方式2/6/202348南理工紫金学院用作L2Cache的SRAM2/6/202349南理工紫金学院3.2.4高级DRAMFPM(FastPageMode,快页型)DRAM快速页突发模式2/6/202350南理工紫金学院EDODRAM（扩展数据输出）可以在输出一个数据的过程中准备下一个数据的输出2/6/202351南理工紫金学院SDRAM(SynchronousDRAM)同步型RAM其地址信号和数据信号由同一个时钟驱动。clock同步是指内存能够与CPU同步存取资料，可以取消等待周期，减少数据传输的延迟，因此可提升计算机的性能和效率2/6/202352南理工紫金学院DDRSDRAM(SynchronousDRAM)即同步动态RAMDDRSDRAM不仅能在时钟脉冲的上升沿读出数据而且还能在下降沿读出数据等效传输频率是工作频率的两倍DDR的标准DDR266、DDR333和DDR400DDR对应的规范PC2100/PC2700/PC3200工作电压2.5v2/6/202353南理工紫金学院DDRII，DDRIII DDRII(DoubleDataRateSynchronousDRAM，第二代同步双倍速率动态随机存取存储器)4bit数据预读取工作电压采用1.8vDDRIII 8bit数据预读取点对点的拓扑架构P2P、P22P工作电压降为1.5v 2/6/202354南理工紫金学院RDRAM(RambusDRAM,高频动态随机存取存储器)Rambus公司独立设计完成的一种内存模式，速度一般可以达到500~530MB/s，是DRAM的10倍以上。184个接触点目前的RDRAM内存只能以双数条形式存在，而且由于RDRAM采用了串联的设计，因此所有未用的RIMM插槽都必须用一个被称作“连通器”的电路板占用.RIMM(RAMBUSIn-lineMemoryModule)2/6/202355南理工紫金学院3.3半导体只读存储器ROM的特点

特性：

■正常工作时只能读出信息，而不能写入的随机存储器。信息的写入是通过特殊方法。

■与RAM相比：速度相当、结构简单、集成度高、造价低、功耗小、可靠性高、无掉电信息丢失、无读出信息破坏、不需要刷新。

■与外存相比：都具有掉电信息不丢失的特点，但速度高。2/6/202356南理工紫金学院半导体只读存储器ROM的应用应用：（主要用来存放不需要改变的信息）存放软件如引导程序存放微程序存放特殊编码如字符点阵2/6/202357南理工紫金学院3.3.1掩模只读存储器MROM特点：存储的信息在芯片制时最后一道掩模(MASK)工艺由连线决定“0”和“1”；生产周期长；可靠性高，信息永不丢失。适用场合：大批量生产。Vcc字地址译码器读放电路D3D2D1D0W1W2W3存储阵列读●MOS只读存储器结构：负载管无管子的位线为高，称为存储"0"有管子的位线为低，称为存储"1"2/6/202358南理工紫金学院3.3.2一次性可编程只读存储器PROM●SSSSSSSSSSSSSSSS地址译码读放电路VccA0A1A2A3A4D7D6D1D0…………读熔丝2/6/202359南理工紫金学院特点：使用专用设备（编程器），用户一次性写入，故称为可编程（Programmable）。不可恢复，信息永久保存。●适用于：小批量生产。2/6/202360南理工紫金学院3.3.3可擦除的只读存储器EPROM基本结构写“1”：保持原状态，浮栅上不带电荷。写“0”：源极（S）和漏极（D）之间加高电压，使PN结处于反偏状态，发生瞬间击穿。浮栅上积累了负电荷，形成了带正电的P沟道，管子导通。字线位线Vcc2/6/202361南理工紫金学院3.3.3可擦除的只读存储器EPROM擦除(Erasable)：紫外线照射，浮栅上的电子获得能量，穿越绝缘层泄放掉电荷。特点：可多次擦除，通常有数千次擦除寿命外形上有玻璃窗，避免日光或荧光灯照射。2/6/202362南理工紫金学院EPROM擦除器2/6/202363南理工紫金学院3.3.4电擦除只读存储器EEPROM

特点：隧道效应内置升压电路，电信号擦除(ElectricallyErasable)先擦后写写入速度较慢，写一个数据的大约时间在2-10ms之间。结构：应用：取代EPROM，擦除方便，但成本较高。小容量串行接口的E2PROM，保存系统设置等参数。2/6/202364南理工紫金学院3.3.5闪速存储器（FlashMemory）特点：高速高集成度、低成本.整片电擦除或按块电擦除，可擦除100万次结构：

●存储原理具有两种状态：1.未写入状态：浮空栅极无电子，栅极电压大于1V就开始导通。

2.已写入状态：浮空栅极布满电子，栅极电压大于5V才开始导通。2/6/202365南理工紫金学院3.3.5闪速存储器（FlashMemory）写入：控制栅极和漏极都加上高电压，电子由源极向漏极移动，在漏极附近产生的热电子可以越过硅表面到SiO2膜的顶峰，在控制栅极高电压的吸引下能够注入到浮空栅极。高电压高电压地2/6/202366南理工紫金学院3.3.5闪速存储器（FlashMemory）擦除：控制栅极接地，漏极开路，源极加高电压，则浮空栅极上累积的电子逃逸。（增强FN隧道注入方式）正脉冲2/6/202367南理工紫金学院3.3.5闪速存储器（FlashMemory）应用可升级BIOS(右图)U盘数码相机掌上电脑MP3随身听2/6/202368南理工紫金学院编程器

全自动IC通用编程器通用编程器2/6/202369南理工紫金学院铁电存储器（FRAM,FeRAM）Ferroelectric

randomaccessmemory利用铁电晶体的铁电效应实现数据存储，特点速度快，能够像RAM一样操作；读写功耗极低。FRAM仍有最大访问次数的限制，目前最大访问次数是100亿次（1010），超过这个次数之后，它仅仅是没有了非易失性，仍可像普通RAM一样使用。2/6/202370南理工紫金学院磁性随机存储器MRAM

MagnetoresistiveRandomAccessMemory基于半导体和磁通道(magnetictunneljunction-MTJ)技术的固态存储介质，属于非挥发性芯片。擦写次数高于现有的不挥发存储器，可达1015；读写时间可达70nS正在开发阶段，主要开发厂商有IBM、Infineon、Cypress和Motorola。2/6/202371南理工紫金学院3.4主存储器的组织3.4.1主存储器容量的扩充由于一块存储器芯片的容量总是有限的，因此一个存储器总是由一定数量的存储器芯片构成。要组成一个存储器，需要考虑的问题：2/6/202372南理工紫金学院①如何选择芯片根据存取速度、存储容量、电源电压、功耗及成本等方面的要求进行芯片的选择。②所需的芯片数量

2/6/202373南理工紫金学院例：用2114芯片(1K×4位)组成32K×8位的存储器，所需芯片数为：③如何把许多芯片连接起来

通常存储器芯片在单元数和位数方面都与实际存储器要求有很大差距，所以需要在字方向和位方向两个方面进行扩展。按扩展方向可分为：位扩展、字扩展、字和位同时扩展。2/6/202374南理工紫金学院1.位扩展存储器芯片的字数和存储器的字数一致，只在位数方向扩展（扩字长）。例：用2114芯片构成1K×8位的存储器。…A0A9WECS2114…I/O1I/O4操作00写01读1×未选中2/6/202375南理工紫金学院DD……D0479AA0•••21142114CSWE2/6/202376南理工紫金学院位扩展的连接方法：①将各存储器芯片的地址线、片选线和读/写线并联。②将各存储器芯片的数据线分别接到数据总线的对应位上。2/6/202377南理工紫金学院2.字扩展存储器芯片的位数与存储器的位数一致，只在字数方向扩展（扩字数）。例：用16K×8位的芯片构成64K×8位的存储器，并写出各芯片的地址范围。2/6/202378南理工紫金学院WEA12A13A0...D7D0…A15A14CS0CS1CS2CS3片选译码…………16K×816K×816K×816K×8…………2/6/202379南理工紫金学院64K×8位的存储器需要16位地址线A15～A0，而16K×8位的芯片的片内地址线为14根，所以用16位地址线中的低14位A13～A0进行片内寻址，高两位地址A15、A14用于选择芯片，即选片寻址。2/6/202380南理工紫金学院设存储器从0000H开始连续编址，则四块芯片的地址分配：第一片地址范围为：0000H～3FFFH第二片地址范围为：4000H～7FFFH第三片地址范围为：8000H～BFFFH第四片地址范围为：C000H～FFFFH2/6/202381南理工紫金学院A15A14A13A12………A2A1A0

00000

00111111111111110000H～3FFFH第一片

01000

01111111111111114000H～7FFFH第二片

10000

10111111111111118000H～BFFFH第三片

11000

1111111111111111C000H～FFFFH第四片2/6/202382南理工紫金学院2/6/202383南理工紫金学院字扩展的连接方式：①将所有芯片的地址线、数据线、读/写控制线并联。②由片选信号区分被选芯片。各芯片的片选信号分别接到存储器高位地址译码器的输出端的相应位上。2/6/202384南理工紫金学院3.字和位同时扩展按位扩展和字扩展的方法分别在位方向和字方向扩展。例：用2114(1K×4位)芯片构成4K×8位的存储器。2/6/202385南理工紫金学院WEA8A9A0...D7D0…A11A10CS0CS1CS2CS3片选译码……………………1K×41K×41K×41K×41K×41K×41K×41K×42/6/202386南理工紫金学院字和位同时扩展的连接方式：①所有芯片的片内地址线、读/写控制线并联。②不同地址区域内（组间），同一位芯片的数据线对应地并接在一起，连接到数据总线的对应位上。不同位芯片的数据线分别连接到数据总线的不同位上。③同一地址区域内（组内），不同芯片的片选信号连在一起，接到片选译码器的同一输出端；不同地址区域内的芯片的片选信号分别接到片选译码器的不同输出端。2/6/202387南理工紫金学院例1:用512K*1位的存储器芯片构成2MB的存储器(存储器按字节编址)，则共需选_____块芯片。在这些芯片中，其中______块芯片的A1地址线应对应地接在一起；_____块芯片的读写控制线应接在一起；每____块芯片的片选信号线应接在一起；每_____块芯片的数据输入线DIN应接在一起。该存储器地址总线至少_____位，其中_____位用于选片寻址，______位用于片内寻址。若存储器按芯片容量划分若干个地址区域且从0连续编址，则第一个地址区域的最后一个地址为__________H，最后一个地址区域的第一个地址为__________H。该存储器应选择具有______个输入______个输出的译码器用于选片，一个输出端控制______块芯片的_____信号。323232842121907FFFF180000248片选2/6/202388南理工紫金学院例2:用256K*1位的存储器芯片构成16MB的存储器(存储器按字节编址)，则共需选_____块芯片。在这些芯片中，其中______块芯片的A1地址线应对应地接在一起；_____块芯片的读写控制线应接在一起；每____块芯片的片选信号线应接在一起；每_____块芯片的数据输入线DIN应接在一起。该存储器地址总线至少_____位，其中_____位用于选片寻址，______位用于片内寻址。若存储器按芯片容量划分若干个地址区域且从0连续编址，则第一个地址区域的最后一个地址为__________H，最后一个地址区域的第一个地址为__________H。该存储器应选择具有______个输入______个输出的译码器用于选片，一个输出端控制______块芯片的_____信号。5125125128642461803FFFFFC00006648片选2/6/202389南理工紫金学院例3:某微机系统有16根地址线，8根数据线，地址空间安排为：16KB系统程序存储区，用ROM芯片，安排在地址最低区；接着留出16KB的设备地址空间；其后的32KB作为用户程序区，采用RAM芯片。给定芯片如下，请画出连线图，给出各存储区的地址范围。2/6/202390南理工紫金学院ROM区：16K×8位，需1片16K×8位ROM芯片RAM区：32K×8位，需2片16K×8位RAM芯片I/O区：16K×8位，主存不应使用ROMD7～D0A13A0CSDE…RAMD7～D0A13A0CSRD…WR2/6/202391南理工紫金学院A15A14A13A12………A2A1A0

0000000111111111111110000H～3FFFHROM区

0100001111111111111114000H～7FFFHI/O区

10000

10111111111111118000H～BFFFHRAM区1

11000

1111111111111111C000H～FFFFHRAM区22/6/202392南理工紫金学院ROMA13～A0CSDERAMD7～D0A15A14CSRDWRRAMY0CSRDWR地址译码器MEMRY2Y3Y1R/W2/6/202393南理工紫金学院

例4已知某模型机地址总线为17位（A16~0），数据总线8位（D7~0）（双向），MREQ为访存请求信号（低电位有效），R/W为读写控制信号（低电位写，高电位读）。已知存储器地址分配如下：最低16K为系统程序区，用ROM芯片构成，接着是48K的备用区，暂不连接芯片，60K为用户程序区，用RAM芯片构成。最后4K为I/O设备区。现给定下列芯片，试画出存储器连接图和地址分配表。2/6/202394南理工紫金学院3.4.2存储器的编址方式按字编址假设字长32位指令中操作数的单位是“字”，

不能按字节操作2/6/202395南理工紫金学院按字节编址既有按“字”操作的指令，

也有按字节操作的指令。字地址和字节地址2/6/202396南理工紫金学院3.5并行存储器除了选择高速器件之外，并行读写是提高存储器性能的一个有效手段之一。基本思想：通过重复设置硬件为代价，实现并行存取来换取速度的提高。分类：双端口存储器多模块存储器相联存储器

2/6/202397南理工紫金学院3.5.1双端口存储器基本思想：

有两个访问端口，可以“同时”接受来自两方面的访问内存请求，从而实现并行。对用户透明：两个访问端口独立工作，对任何一方来说，不需要考虑另一方的存在。仲裁逻辑：当两个端口试图在同一时间内访问同一地址单元时，由仲裁逻辑决定首先为哪一方服务2/6/202398南理工紫金学院存储体译码器MARMDRABDBCB译码器MARMDR仲裁、读写逻辑ABCBDB2/6/202399南理工紫金学院3.5.2多模块存储器

基本思想：并行设置多个存储模块，在一个存取周期内，多个存储模块同时存取多个字以提高整体速度。分类：单体多字和多体单字两种方式。1单体多字存储器只有一套地址寄存器和地址译码器有N个容量相同的存储模块,字长扩大N倍2/6/2023100南理工紫金学院M0W位M1W位MN－1W位NW位DBAB地址寄存器译码器2/6/2023101南理工紫金学院2、多体单字交叉存取方式多个模块有各自独立的MAR和MDR,可以同时工作系统需要的字长是一个模块的字长交叉编址：连续的地址被分布在不同的模块中2/6/2023102南理工紫金学院2/6/2023103南理工紫金学院重叠访问：当访问连续的地址单元时，有效存储周期缩小到每个模块存储周期的1/N（N是模块数）。各模块的访问周期重叠。4模块重叠访问示意图：2/6/2023104南理工紫金学院2/6/2023105南理工紫金学院3.5.3相联存储器CAM(ContentAddressableMemory)按内容查找。常规存储器：地址内容；相联存储器：内容地址。随机查找：按指定内容一次找出其所在位置，与所存位置无关，时间相同。2/6/2023106南理工紫金学院

相联存储器结构框图：检索寄存器屏蔽寄存器M比较器2m×N存储体代码寄存器地址寄存器地址译码器符合寄存器2m－12m－1N－1N－1N－100m0000N－10相联存储器的核心提供常规的按地址查找。2/6/2023107南理工紫金学院3.6高速缓冲存储器(Cache)3.6.1基本原理避免CPU“空等”现象CPU和主存（DRAM）的速度差异基于程序访问的局部性原理缓存CPU主存容量小速度高容量大速度低2/6/2023108南理工紫金学院主存和缓存按块存储块的大小相同B

为块长~~~~……主存块号主存储器012m－1字块0字块1字块M－1主存块号块内地址m位b位n位M块B个字缓存块号块内地址c位b位C块B个字~~~~……字块0字块1字块C－1012c－1标记Cache缓存块号3.6.2地址映像主存和缓存的编址2/6/2023109南理工紫金学院字块2m－1字块2c+1字块2c+1－1字块2c

+1字块2c字块2c－1字块1字块0………主存储体字块1

标记字块0

标记字块2c－1标记Cache存储体t位012c－1…字块字块地址主存字块标记t位c

位b

位主存地址比较器（t位）=≠不命中有效位=1？*m位Cache内地址否是命中1.直接映射每个缓存块i

可以和若干

个主存块

对应每个主存块j只能和一

个缓存块

对应i=j

mod

C字块2c+1字块2c字块0字块02/6/2023110南理工紫金学院2.全相联映射主存

中的任一块

可以映射到缓存

中的任一块字块2m－1字块2c－1字块1字块0……字块2c－1字块1字块0…标记标记标记主存字块标记

字块内地址主存地址m=t+c

位b位m

=

t+cCache存储器主存储器字块02/6/2023111南理工紫金学院字块2m－1字块2c-r+1

字块2c-r+

1字块2c-r字块2c-r

－字块1字块0………字块3标记字块1标记字块2c－1标记字块2标记字块0标记字块2c－2标记…………字块内地址组地址主存字块标记s=t+r位q=

c－r位b位组012c-r－1主存地址Cache主存储器m位共Q组，每组内两块（r=1)1某一主存块j按模Q映射到缓存

的第i组中的任一块i=j

mod

Q直接映射全相联映射3.组相联映射字块0字块1字块0字块2c-r字块2c-r+12/6/2023112南理工紫金学院小结某一

主存块只能固定

映射到某一

缓存块直接全相联组相联某一

主存块能映射到任一

缓存块某一

主存块只能

映射到某一

缓存组

中的任一块不灵活成本高2/6/2023113南理工紫金学院例1：假设主存容量为512KB，Cache的容量为4KB，每个字块为16个字，每个字32位。（1）Cache地址有多少位？可容纳多少块？（2）主存地址有多少位？可容纳多少块？（3）在直接映射方式下，主存的第几块映射到Cache中的第5块（设起始字块为第1块）？（4）画出直接映射方式下主存地址字段中各段的位数2/6/2023114南理工紫金学院例2：假设主存容量为512K*16位，Cache的容量为4096*16位，块长为4个16位的字，访存地址为字地址。（1）在直接映像方式下，设计主存的地址格式。（2）在全相联映像方式下，设计主存的地址格式。（3）在二路组相联映像方式下，设计主存的地址格式。（4）若主存容量为512K*32位，块长不变，在四路组相联映像方式下，设计主存的地址格式。2/6/2023115南理工紫金学院3.6.3替换算法（ReplacementAlgorithms）替换算法：当引起对Cache块的位置争用时，更换块的算法。只有相联映像才需要替换算法2/6/2023116南理工紫金学院常用替换算法：先进先出算法FIFO（FirstInFirstOut）对进入Cache的块按先后顺序排队，先淘汰最早进入的块。最近最少使用算法LRU（LeastRecentlyUsed）保留最近被访问的块，淘汰较长时间没有访问的块最少使用频度法LFU（LeastFrequentlyUsed）被访问次数最少的块最先淘汰。有可能最新装入的块被替换出去。随机法（Random）2/6/2023117南理工紫金学院最近最少使用算法LRU块号放在表中排队。刚访问到的块号移到表首，其余块号下移。表尾是近期最少访问的块。例：每组4块（4-way组相联）的块号表初始访问

块3访问

块1访问

块0装入新块03102103102103132223已替换新内容2/6/2023118南理工紫金学院最久未使用算法LRU四路组相联LRU算法的另一种实现：每块用一个2位的计数器表示被访问的时间。每次访问到的块的计数器清0，同组中计数值比该页原计数值低的计数器加1。调入新块时，替换计数值最大的块。可以证明，4块的计数值各不相同。2/6/2023119南理工紫金学院初始

计数值访问

块3访问

块1访问

块0装入新块块001201块112012块223330块3301232/6/2023120南理工紫金学院PentiumCPUCache组织两路组相联映像的LRU算法：每个Cache块设置一个USE位，当某个Cache块被访问，该块的USE位被置为1，同组的另一块USE位被置为0。淘汰时，淘汰USE为0的块。2/6/2023121南理工紫金学院

3.6.4Cache的读写策略DBMMCPUABCache块号块内地址块内地址主存块地址地址变换替换算法部件Cache存储器多字高速总线不命中(已满)不命中(未满)命中2/6/2023122南理工紫金学院

Cache存放当前最活跃的程序和数据。大部分情况下，CPU访问的是Cache而不是主存，提高了CPU访存的速度。2/6/2023123南理工紫金学院命中、不命中、命中率Cache命中(hit)CPU欲访问的数据已在Cache中。Cache不命中(miss)CPU欲访问的数据不在Cache内。命中率CPU欲访问的信息在Cache中的比率。2/6/2023124南理工紫金学院Cache的读写操作

访问Cache取出信息送CPU

访问主存取出信息送CPU将新的主存块调入Cache中执行替换算法腾出空位

结束命中？Cache满？CPU发出访问地址

开始是否是否读操作：2/6/2023125南理工紫金学院如果Cache命中，会遇到如何保持Cache与主存中的内容一致的问题。⑴写直达法：写操作时间就是访问主存的时间，读操作时不涉及对主存的写操作，更新策略较容易实现。⑵写回法：写操作时间就是访问Cache的时间，读操作Cache失效发生数据替换时，被替换的块需写回主存，增加了Cache的复杂性。如果Cache不命中，就直接把信息写入主存，而与Cache无关。处理的方法有：即同时写入主存和高速存储器。只写入高速存储器并标记该组修改过。当淘汰该组时需将内容写回主存储器。写操作：2/6/2023126南理工紫金学院Cache的性能分析1.命中率CPU欲访问的信息在Cache中的比率。设Nc为访问Cache的总命中次数，Nm为访问主存的总次数，则Cache命中率

为：2/6/2023127南理工紫金学院影响Cache命中率的因素①Cache容量Cache的命中率随它的容量的增加而提高，随着Cache容量的增加，命中率提高的速度逐渐降低。

2/6/2023128南理工紫金学院②块长当块由小到大增长时，由于程序的局部性原理，同一块中数据的利用率比较高，因此，Cache的命中率增加。这种增加趋势在某一个最佳块大小处达到最大值。在这一点以后，命中率随着块大小的增加反而减小。

2/6/2023129南理工紫金学院③组数当Cache的容量一定时，在采用组相联映象和变换方式的Cache中，随着组数的增加，主存中的某一块可以映象到Cache中的块数就将减少，从而导致命中率下降。2/6/2023130南理工紫金学院2.平均访问时间设tc为命中时的Cache访问时间，tm为未命中时的主存访问时间，则Cache–主存系统的平均访问时间

为：平均访问时间ta

与命中率有关2/6/2023131南理工紫金学院3.访问效率访问效率e

与命中率有关

设Cache命中率

为h，访问Cache

的时间为tc

，

访问

主存的时间为tm

则

e=×100%tc

h

×tc+(1－h)×tm访问Cache的时间平均访问时间

e=×100%2/6/2023132南理工紫金学院例：假设CPU执行某段程序时，共访问Cache命中2000次，访问主存50次。已知Cache的存取周期为50ns，主存的存取周期为200ns。求Cache-主存系统的命中率、效率和

平均访问时间。2/6/2023133南理工紫金学院3.7虚拟存储器（VirtualMemory）虚拟存储在主存与辅存之间，增加必要的硬件支持，经过操作系统的存储管理软件的管理，使主、辅存之间的信息交换，程序的再定位，地址的转换都能自动进行，使两者形成一个有机的整体。从而得到一个足够大的主存空间由于程序员可以用到的空间远远大于主存的实际空间，但实际上不存在这么大的主存，故称“虚拟存储器”。是以软件为主的技术。2/6/2023134南理工紫金学院目的对于多任务或多用户系统，有足够的主存空间。程序员编程时不必考虑机器实际配备的主存大小.本节内容：虚地址→实地址虚拟地址（虚地址）：程序中出现的地址物理地址（实地址）：实际主存的地址2/6/2023135南理工紫金学院虚拟存储器的管理地址映像：

虚地址与主、辅存地址间的对应关系，称为地址映像。管理方式：

页式管理

段式管理段页式管理2/6/2023136南理工紫金学院3.7.2页式管理页虚存和主存空间以大小相同的存储空间分页，虚存的页为虚页，主存的页为实页。虚、实地址格式如图。页表页式管理在内存中为每个用户设置一页表，页表用来记录虚地址各页在内存中的位置。页表大小与虚存页数相同。实页号K页内地址虚页号X页内地址虚页号实页号装入位0X0K01装入：当虚存的X页调入主存时，将实地址所在的页号记录在页表中，并将装入标志置1基号访问方式2/6/2023137南理工紫金学院存放页表在内存中的起始地址访问：当访问主存时，根据虚页号在页表中找到对应表项将页表中存储的实页号与页内地址组装起来，就是主存的物理地址页式管理2/6/2023138南理工紫金学院页式管理的优缺点：优点：便于与主存辅存间的调进调出，有利于主存空间的充分利用。缺点：难以实现存储保护和存储共享。2/6/2023139南理工紫金学院3.7.3段式管理

将程序按其逻辑功能分段。各程序段的大小不等，其逻辑地址均从0开始。装入时按段分别装入内存，运行时按段进行虚实地址转换。每一个程序在内存中都对应一个段表，表目和每个逻辑段一一对应，记录了各段存入内存的实地址及

2/6/2023140南理工紫金学院段式管理的优缺点：优点：有利于程序的运行，便于实现信息共享和存储保护。缺点：随着程序的运行，会在主存空间产生较多“碎片”。段式管理地址映像过程如下：2/6/2023141南理工紫金学院段表：存放虚实地址的映象关系。段表按虚段号的自然顺序排列，用来记录各段在主存中的首地址。段表大小与虚存段数相同。段表存放在内存中。段表基址寄存器：存放段表在内存中的首地址装入：当程序的某一段调入主存时，将实地址所在的段号记录在段表中，并将装入标志置1访问：当访问主存时，根据虚段号在段表中找到对应