数字电路第7章半导体存储器课件

第七章半导体存储器§7.1概述§7.2只读存储器（ROM）§7.3读写存储器（RAM）§7.4存储器容量的扩展§7.5用存储器实现组合逻辑函数2/6/20231阜师院数科院§7.1概述

半导体存储器是用来存储二值数字信息的大规模集成电路。在电子计算机以及其他一些数字系统的工作过程中，都需要对大量的数据进行存储。因此，存储器也就成了这些数字系统不可缺少的组成部分。

因为半导体存储器的存储单元数目极其庞大而器件的引脚数目有限，所以在电路结构上就不可能像寄存器那样把每个存储单元的输入输出直接引出。为了解决这个矛盾，在存储器中给每个存储单元编了一个地址，只有被输入地址代码指定的那些单元才能与公共的输入/输出引脚接通，进行数据的读出和写入。由于计算机处理的数据量越来越大，运算速度越来越快，这就要求存储器具有更大的存储容量和更快的存取速度。所以通常把存储量和存取速度作为衡量存储器性能的重要指标。（如109位/片，10ns）2/6/20232阜师院数科院

存储器实际上是将大量存储单元按一定规律结合起来的整体，它可以被比喻为一个由许多房间组成的大旅馆。每个房间有一个号码(地址码)，每个房间内有一定内容(一个二进制数码，又称一个“字”)。

半导体存储器的种类很多，从存储功能上讲，可分为只读存储器（ReadOnlyMemory，简称ROM）和随机存储器（RandomAccessMemory，简称RAM）两大类。

从构成元件来说，又分为双极型和MOS型。但鉴于MOS电路具有功耗低，集成度高等优点，目前大容量的存储器都是采用MOS电路制作的。2/6/20233阜师院数科院A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端存储矩阵输出电路位线字线A1A0A1A0A1A0A1A0A1A0译码器2/6/20235阜师院数科院A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端假设：A1A0＝1110001100二极管或门2/6/20236阜师院数科院A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端1100二极管或门1当某一字线被选中时，这个字线与位线间若接有二极管，则该位线输出为1。2/6/20237阜师院数科院假设：A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端0101A1A0＝012/6/20239阜师院数科院假设：A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端0011A1A0＝002/6/202310阜师院数科院000101111111111000000001地址A1A0D3D2D1D0内容位线A1A0A1A0A1A0A1A0A1A0D3D2D1D0-VCC译码器K:输出控制端字线输入任意一个地址码，译码器就可使与之对应的某条字线为高电平，进而可以从位线上读出四位输出数字量。2/6/202311阜师院数科院

7.2.2可编程只读存储器(PROM)有一种可编程序的ROM，在出厂时全部存储“1”，用户可根据需要将某些单元改写为“0”,然而只能改写一次，称其为PROM。若将熔丝烧断，该单元则变成“0”。显然，一旦烧断后不能再恢复。前两种存储器的存储内容在出厂时已被完全固定下来，使用时不能变动，称为固定ROM。2/6/202313阜师院数科院图7.2.5PROM管的结构原理图

编程时首先应输入地址代码，找出要写入0的单元地址。然后使VCC和选中的字线提高到编程所要求的高电位，同时在编程单元的位线上加入编程脉冲（幅度约20V，持续时间约十几微秒）。这时写入放大器AW的输出为低电平，低内阻状态，有较大的脉冲冲击电流流过熔丝，将其熔断。2/6/202314阜师院数科院PROM中的内容只能写一次，有时仍嫌不方便，于是又发展了一种可以改写多次的ROM，简称EPROM。它所存储的信息可以用紫外线或X射线照射檫去，然后又可以重新编制信息。存储容量：是ROM的主要技术指标之一，它一般用[存储字数：2N]·[输出位数：M]来表示(其中N为存储器的地址线根数)。例如：128(字)·8(位)，1024(字)·8(位)等等。

图7.2.5是一个16×8的PROM。这里16×8是指其存储矩阵的容量。2/6/202315阜师院数科院2)叠栅型EPROM工作原理图7.2.9中写入数据时漏极和控制栅极的控制电路没有画出。这是一个256×1位的EPROM，256个存储单元排列成16×16矩阵。输入地址的高4位加到行地址译码器上，从16行存储单元中选出要读的一行。输入地址的低4位加到列地址译码器上，再从选中的一行存储单元中选出要读的一位。浮置栅上注入了电荷的SIMOS管相当于写入了1，未注入电荷的相当与存入了0。出厂时，全部单元存“1”。2/6/202317阜师院数科院3)EPROM实例介绍（2716）结构及引脚…...…...A0A1A2A3行地址译码器行地址缓冲器列地址译码器列地址缓冲器读出放大器输出缓冲器片选,功耗降低和编程逻辑CS__PD/PGMVppA4A5A6A7A8A9A10D7D6D5D4D3D2D1D02/6/202318阜师院数科院2716的工作方式out2/6/202319阜师院数科院当隧道区的电场强度大到一定的时候，便在漏区和浮置栅之间出现导电隧道，电子可以双向通过，形成电流。这种现象称为隧道效应。

为了提高擦、写的可靠性，并保护隧道区超薄氧化层，在EEPROM的存储单元中除Flotox管外还附加了一个选通管，如图7.2.11所示。根据Flotox管的浮置栅上是否存有电荷来区分单元的1或0状态。EEPROM在出厂时各存储单元均为1状态。2/6/202321阜师院数科院图7.2.12E2PROM存储单元的三种工作状态（a）读出状态（b）擦除（写1）状态（c）写入（写0）状态在读出状态下，GC上加3V电压，字线Wi给出5V的正常高电平，如图7.2.12(a)所示。这时选通管T2导通，如果Floatox管的浮置栅上充有负电荷，则T1截止，Bi上读出1。

在擦除状态下，Flotox管的控制栅GC上加20V左右、宽度约10ms的脉冲电压，漏区接0电平。这时经GC-Gi间电容和Gi-漏区电容分压在隧道区产生强电场，吸引漏区的电子通过隧道区到达浮置栅，形成存储电荷，使Flotox管的开启电压提高到7V以上，成为高开启电压管（表示写了1）。读出时GC上的电压只有3V，Flotox管不会导通。2/6/202322阜师院数科院

在写入状态下，应使写入0的那些存储单元的Flotox管浮置栅放电。为此，在写入0时令控制栅GC为0电平，同时在字线Wi和位线Bi上加20V左右、宽度约10ms的脉冲电压。这时浮置栅上的存储电荷将通过隧道区放电，使Flotox管的开启电压降为0V左右，成为低开启电压管（表示写了0）。读出时，GC上加3V电压，Flotox管为导通状态。EEPROM是按字节写入或擦除的。

虽然EEPROM改用电压信号擦除了，但由于擦除和写入时需要加高压脉冲，而且擦、写的时间仍叫长，所以在系统正常工作状态下，EEPROM仍然只能工作在它的读出状态，作ROM使用。

3、快闪存储器（FlashMemory）从上面对EEPROM的介绍中可以看出，为了提高擦除和写入的可靠性，EEPROM的存储单元用了两只MOS管。这无疑将限制了EEPROM的集成度的进一步提高。快闪存储器采用了类似于EPROM的单管叠栅结构的存储单元，制成了新一代用电可擦可编程ROM。2/6/202323阜师院数科院闪存储器中仅为10~15mm。而且浮置栅与源区重叠的部分是由源区的横向扩散形成的，面积极小，因而浮置栅-源区间的电容要比浮置栅-控制栅间的电容小得多。当控制栅和源极间加上电压时，大部分电压都将降在浮置栅与源极之间的电容上。这有利于提高擦、写速度。快闪存储器的存储单元就是用这样一只管子组成的。

在读出状态下，字线给出5V的逻辑高电平，存储单元公共端VSS为0电平。如果浮置栅上没有充电，则叠栅MOS管导通，位线上输出低电平；如果浮置栅上充有负电荷，则叠栅MOS管截止，位线上输出高电平。2/6/202325阜师院数科院

快闪存储器的写入方法和EPROM相同，即利用雪崩注入的方法使浮置栅充电。在写入状态下，叠栅MOS管的漏极经位线接至一个较高的正电压（一般为6V），VSS接0电平，同时在控制栅加一个幅度12V左右、宽度约10µS的正脉冲。这时D-S间将发生雪崩击穿，一部分速度高的电子便穿过氧化层到达浮置栅，形成浮置栅充电电荷。浮置栅充电后，叠栅MOS管的开启电压为7V以上，字线为正常电平时不会导通。

快闪存储器的擦除操作是利用隧道效应进行的，在这一点上又类似于EEPROM写入0时的操作。在擦除状态下，令控制栅处于0电平，同时在源极VSS加入幅度为12V左右、宽度约100ms的正脉冲。这时在浮置栅与源区间极小的重叠部分产生隧道效应，使浮置栅上的电荷经隧道区释放。浮置栅放电后，叠栅MOS管的开启电压在2V以下，在它的控制栅上加5V的电压时一定会导通。由于片内所有叠栅MOS管的源极是连在一起的，所以全部存储单元同时被擦除。这也是它不同于EEPROM的一个特点。2/6/202326阜师院数科院§7.3读写存储器(RAM)读写存储器又称随机存取存储器。读写存储器的特点是：在工作过程中，既可从存储器的任意单元读出信息，又可以把外界信息写入任意单元，因此它被称为随机存取存储器，简称RAM。RandomAccessMemory...RAM按功能可分为静态、动态两类；RAM按所用器件又可分为双极型和MOS型两种。为了便于连接成为小系统，它的输出都采用三态方式，由片选端控制。2/6/202327阜师院数科院图7.3.210244位RAM（2114）的结构框图2/6/202329阜师院数科院二、静态存储单元WiDD符号图7.3.3六管NMOS静态存储单元2/6/202330阜师院数科院介绍基本存储单元的工作原理:VCCWiDDI/OR/W123T2T3T4T5T6QQT1字线数据线数据线VCCT2T1T3T4由增强型NMOS管T1和T2、T3和T4构成一个基本R-S触发器，它是存储信息的基本单元。2/6/202331阜师院数科院VCCWiDDI/OR/W123T2T3T4T5T6QQT1字线数据线数据线T5和T6是门控管，由字线Wi控制其导通或截止：Wi＝1，否则就截止。T5T6两管导通；门控管T5和T6导通时可以进行“读”或“写”的操作：2/6/202332阜师院数科院VCCWiDDI/OR/W123T2T3T4T5T6T1字线数据线数据线

R/W的控制作用：=0时，R/W而门2处于高阻状态，0三态门1、3接通，00使I/O信号得以经过门1、3送到数据线上，以便写入。2/6/202333阜师院数科院VCCWiDDI/OR/W123T2T3T4T5T6T1字线数据线数据线

R/W的控制作用：R/W＝1时，门1、3处于高阻状态，1门2接通，1将数据线上电位送到I/O，以便读出。12/6/202334阜师院数科院7.3.2动态随机存储器(DRAM)

静态RAM存储单元所用的管子多，功耗大，集成度受到限制，为了克服这些缺点，人们研制了动态RAM。动态RAM存储数据的原理是基于MOS管栅极电容存储效应。由于漏极电流的存在，电容上存储的数据不能长久保存，因此必须定期给电容补充电荷，以避免存储数据的丢失，这种操作称为再生或刷新。一、DRAM存储单元电路（四管、三管和单管三种）1、三管动态MOS存储单元电路2/6/202335阜师院数科院在三管动态MOS存储单元电路中，信号以电荷形式存储在T2管的栅极电容C之中。电容上的电压VC控制着T2的开关状态，给出位线上的高、低电平。控制读和写的字线和位线是分开的。读的字选线控制着T3管的开关状态，写的字选线控制着T1管的开关状态。T4是同一列存储单元公用的预充电MOS管。

进行读操作时，首先将读位线预充到高电平，然后令读字线为高电平，使T3管导通。如果C上充有正电荷，而且VC大于T2的开启电压，则T2管导通，读位线上的电容CB经T3和T2放电，使位线输出低电平。如果C上没有充电，则T2截止，CB没有放电通路，位线维持预充的高电平。位线的高、低电平经读出放大器反相放大后送到输出端，即读出的数据。2/6/202336阜师院数科院进行写操作时，令写字线为高电平，于是T1管导通，输入的数据加到写位线上，通过T1与T2管的栅极电容C接通，于是便将输入的高、低电平信号存储到C上面。在读出时位线上的电压信号与电容C上的电压信号相位相反，而在写入时位线上的电压信号与C上的电压信号同相。为了周期性地对存储单元刷新，必须先将C上存储的电压信号读出，反相后再重新写入。2、单管动态MOS存储单元电路2/6/202337阜师院数科院单管动态MOS存储单元电路由一只N沟道增强型MOS管T和一个电容CS组成。在进行写操作时，字线给出高电平，使T导通，位线上的数据便经过T被存入CS中。在进行读操作时，字线同样应给出高电平，并使T导通。这时CS经T向位线上的电容CB提供电荷，使位线获得读出的信号电平。设CS上原来存有电荷，电压VCS为高电平，而位线电位VB=0，则执行读操作以后位线电平将上升为因为在实际的存储电路中位线上总是同时接有很多存储单元，使CB>>CS，所以位线上读出的电压信号很小。2/6/202338阜师院数科院例如读出操作前VCS=5V，CS/CB=1/50，则位线上的读出信号将仅有0.1V。而且在读出以后CS上的电压也只剩下0.1V，所以这是一种破坏性读出。因此，需要在DRAM中设置灵敏的读出放大器，一方面将读出信号加以放大，另一方面将存储单元里原来存储的信号恢复。二、灵敏恢复/读出放大器DRAM中的单管动态存储单元也是按行、列排成矩阵式结构的，并且在每根位线上接有灵敏恢复/读出放大器。2/6/202339阜师院数科院灵敏恢复/读出放大器包含一个由T1~T4组成的锁存器和三个控制管T5、T6和T7放大器的一个输出端与位线B和存储单元相连，另一输出端接至一个虚单元上。虚单元的存储电容CF上存入一个介于高、低电平之间的参考电平VR.图7.3.10灵敏恢复/读出放大器的读出过程

（a）读出0的情况（b）读出1的情况读出过程是在一组顺序产生的时钟信号控制下进行的。首先ΦR、ΦF给出正脉冲，使T5、T6和T7导通，位线B、B’和CF均被充电至VR。当字线选通脉冲ΦW到达后，存储单元的开关管TS和虚单元的开关管TF同时都导通。如果CS上没有存储电荷，则CB经TS向CS放电，vCs上升，而位线B的电位逐渐下降。当时钟信号ΦS到达后，位线B和B’间的电位差被T1和T3组成的正反馈电路放大。最后ΦL脉冲使T2和T4导通，将B’提升至高电平，而B降为低电平。Φw消失后，CS恢复0.2/6/202340阜师院数科院三、DRAM的总体结构2/6/202341阜师院数科院7.4存储器容量的扩展123456789181716151413121110A2A1A0A3A4A5A6A7A8A9CSGNDVCCD3D2D1D0R/WRAM2114管脚图2345678910232221201918171615A0A1D0A3A4A5A6A9A10CSGNDVCCD3D2D1D4RAM6116管脚图A2A711112141324A8D5D6D7RDWR2/6/202342阜师院数科院7.4.1.扩大RAM(如2114)的位数A9A0R/WCSD1D3D2D0A9A0R/WCSD1D3D2D0......2114(1)2114(2)...A0A9D7D6D5D4D1D3D2D0CSR/W控制端当然应该连接好用两片2114(1024×4)构成1024×8只要把各片地址线对应连接在一起，要达到这个目的方法很简单，而数据线并联使用即可，示范接线如下图：2/6/202343阜师院数科院7.4.2.增加RAM(如2114)的字数思路：(1).访问4096个单元，必然有12根地址线；(2).访问RAM2114，只需10根地址线，尚余2根地址线；(3).设法用剩余的2根地址线去控制4个2114的片选端。通过用1024×4(4片2114)构成4096×4为例，介绍解决这类问题的办法。2/6/202344阜师院数科院D3D2D1D0CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D32114(1)2114(2)2114(3)2114(4)R/WY024译码器A11A10Y3A9A0~用四片RAM2114构成40964的存储容量2/6/202345阜师院数科院A11A10选中片序号对应的存储单元001110012114(1)2114(2)2114(3)2114(4)0000~10231024~20472048~30713072~4095CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D3CSR/WA9A0D2D1D0D32114(1)2114(2)2114(3)2114(4)2/6/202346阜师院数科院7.5用存储器实现组合逻辑函数由ROM的电路结构图可以看出,它的译码器输出包含了输入变量全部的最小项,而每一位数据输出又都是若干个最小项之和,因而任何形式的组合逻辑函数均能通过向ROM中写入相应的数据来实现。000101111111111000000001地址A1A0D3D2D1D0内容例如，左表是一个ROM的数据表。如果将地址输入A1和A0视为输入变量B和A，把输出数据D3、D2、D1和D0视为输出变量Y3、Y2、Y1和Y0，则该ROM就实现了一组两变量的多输出组合逻辑函数。Y3=BA，Y2=BA+BAY1=BA+BA，Y0=BA+BA+BA2/6/202347阜师院数科院例7.5.1试用ROM设计一个八段字符显示译码器,其真值表由表7.5.2给出。解：由给定的真值表可见，应取输入地址为4位，输出数据为8位的（16×8位）的ROM来实现。图中以接入二极管表示存入0，未接入二极管表示存入1。2/6/202348阜师院数科院例7.5.2试用ROM产生如下的一组多输出逻辑函数解:将表达式化为最小项之