第三章内部存储器

第三章存储系统3.1存储器概述

3.2SRAM存储器

3.3DRAM存储器

3.4只读存储器和闪速存储器

3.5并行存储器

3.6Cache存储器第3章内部存储器

3.1存储器概述

3.1.1存储器分类

3.1.2存储器的分级结构

3.1.3主存储器的技术指标

半导体存储器磁表面存储器存储器分类按存储介质分

随机存储器顺序存储器按存取方式分

任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关只能按某种顺序来存取，存取时间和存储单元的物理位置有关只读存储器ROM随机读写存储器RAM按存储内容可变性分

半导体存储器磁表面存储器易失性存储器非易失性存储器按信息易失性分

RAM磁表面存储器主存储器辅助存储器高速缓冲存储器控制存储器按在计算机系统中的作用分

局部性一个编写良好的计算机程序具有良好的局部性，倾向于引用邻近于最近引用过的数据项，或者引用过得数据项本身，这个特性称为局部性原理。局部性通常有两种不同形式：时间局部性和空间局部性。具有良好局部性的程序比局部性差的程序运行得更快。局部性原理允许计算机设计者通过引入“高速缓存存储器”的小而快速的存储器来保存最近呗引用的指令和数据项，从而提高对主存的访问速度。Web浏览器将最近被引用的文档放在本地磁盘上，利用的时间局部性。二维数组访问行优先访问intsumarrayrows(inta[][]){intsum=0;intm=a.length;intn=a[0].length;for(inti=0;i<m;i++)for(intj=0;j<n;j++)sum+=a[i][j];returnsum;}列优先访问intsumarraycols(inta[][]){intsum=0;intm=a.length;intn=a[0].length;for(intj=0;j<n;j++)for(inti=0;i<m;i++)sum+=a[i][j];returnsum;}地址048121620内容a00a01a02a10a11a12行访问顺序123456列访问顺序1352463.1.2存储器的分级结构

高速缓冲存储器：高速小容量半导体存储器存放计算机运行期间的大量程序和数据内存：CPU可直接访问的存储器外存：大容量辅助存储器。用来存放系统程序和大型数据文件及数据库。play3.1.3主存储器的技术指标主存储器的主要几项技术指标指标含义表现单位存储容量在一个存储器中可以容纳的存储单元总数存储空间的大小字数，字节数存取时间启动到完成一次存储器操作所经历的时间主存的速度ｎｓ存储周期连续启动两次操作所需间隔的最小时间主存的速度ｎｓ存储器带宽单位时间里存储器所存取的信息量数据传输速率技术指标位/秒，字节/秒3.2SRAM存储器

3.2.1基本的静态存储元阵列

3.2.2基本的SRAM逻辑结构

3.2.3存储器的读写周期

目前广泛使用的内存是半导体存储器。优点：存取速度快，存储体积小，可靠性高，价格低；缺点：断电后不能保存信息。根据存储原理不同，可分为静态读写存储器（SRAM）和动态读写存储器（DRAM）。SRAM存取速度快，但容量不如DRAM大。知识补充：基本记忆元件

触发器——RS触发器定义3－1：电器元件撤去之后，状态仍然保持不变的情况称为稳态。工作原理：瞬间S=1(高电位)时,Q’为低电位，Q为高电位；瞬间R=1(高电位)时,Q’为高电位，Q为低电位；当S=1且R=0时，Q’为低电位，Q为高电位；当S=0且R=1时，Q’为高电位，Q为低电位；当R=S=1时，会出现Q=Q’=1和Q=Q’=0的不断交替，形成一种不稳定状态。当R=S=1时，会出现Q=Q’=1和Q=Q’=0的不断交替，形成一种不稳定状态。RS触发器的Q端输出是随着R,S端的输入，瞬时变化的：当S=1时Q=1,当R=1时Q=0，因此S端称为置位端，而R称为复位端。基本记忆元件

触发器——D型触发器D型触发器主要是在RS触发器的两个输入端之间接了一个非门电路，改由一个输入端D输入数据。这样就避免了触发器出现不稳定状态的输出。基本记忆元件

时标与边缘触发器——时标触发器时标触发器的结构时标触发器的工作原理

不论D端加任何电位，由于R,S的前端都有一个E门，故当Clk不是高电位时，两个E门都被封锁，RS触发器保持原状态。只有当Clk=1时，不论D是0还是1,两个E门都打开，跟前面的D触发器工作过程一样。定义3－2：时标触发器接收D端的数据过程称为触发。基本记忆元件

时标与边缘触发器——边缘触发器边缘概念：电压v瞬间从0变到1叫“前缘”，瞬间从1变到0叫“后缘”。在高电压和低电压的周期内，什么状态？？？阻容振荡电路基本记忆元件

时标与边缘触发器——边缘触发器边缘触发器：在时标触发器的clk前端加一个阻容振荡电路，称为边缘D型触发器，简称“边缘触发器”。带预置端和清除端的边缘触发器基本记忆元件

L门电路L门电路的组成L门的工作原理当控制端LOAD＝1时，通过非门的作用E门A关闭，E门B打开。此时D=X。于是当Clk由0变到1时，Q=D=X即新数据进入触发器。当控制端LOAD＝0时E门B关闭，E门A打开。此时D=Y。于是当Clk由0变到1时，Q=D=Y即原数据经过Q,Y,D的循环得以保持，称为电路的自锁状态。

对计算机而言，时钟脉冲是按一定频率发出的，那么触发器保持数据就在两个时钟脉冲间隔时间？如何人为控制？基本记忆元件

JK触发器——JK触发器的构造当J=K=0时，前端的两个E门C和D被阻塞，RS相当于被断开，于是输出不会发生变化，称为保持闭锁状态；当J=0,K=1时，E门C被阻塞，E门D导通，使得Q=0,Q’=1，可见触发器复位；当J=1,K=0时，E门D被阻塞，E门C导通，使得Q=1,Q’=0，可见触发器置位；当J=K=1时，E门C,D都是导通的，触发器会产生与原来相反的状态，称为翻转。反馈是将输出信号的一部分或全部，通过某种方式送回到输入端的电路连接方式。基本记忆元件

JK触发器——JK触发器的工作过程基本记忆元件

触发器总汇添加1个阻容振荡电路，4个E门电路，实现将输出信号一部分或全部送回到输入端添加非门避免不稳定状态添加时钟控制信号，实现时间控制添加阻容电路，实现边缘触发添加置位复位，实现置位复位功能不受时钟控制添加Load控制，实现人工控制3.2.1基本的静态存储元阵列play锁存器作为存储元3.2.2基本的SRAM逻辑结构SRAM芯片大多采用双译码方式，以便组织更大的存储容量。

二级译码：将地址分成x向、y向两部分，第一级进行x向(行译码)和y向(列译码)的独立译码,然后在存储阵列中完成第二级的交叉译码。

play读与写的互锁逻辑3.2.3存储器的读写周期3.2.3存储器的读写周期playSRAM高速运行，但是功耗大，发热。【例】下图是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。地址数据CSR/Wplay3.3DRAM存储器

3.3.1DRAM存储位元的记忆原理

3.3.2DRAM芯片的逻辑结构

3.3.3读/写周期、刷新周期

3.3.4存储器容量的扩充

3.3.5高级的DRAM结构

3.3.6DRAM主存读/写的正确性校验

3.3.1DRAM存储位元的记忆原理DRAM的存储元是由一个MOS晶体管和电容器组成的记忆电路。play3.3.2DRAM芯片的逻辑结构play3.3.2DRAM芯片的逻辑结构DRAM与SRAM不同的是：（1）增加了行地址锁存器和列地址锁存器。

行地址由行选通信号/RAS打入到行地址锁存器；列地址由列选通信号/CAS打入到列地址锁存器。（2）增加了刷新计数器和相应的控制电路。

DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。3.3.3读/写周期、刷新周期

读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。

play2、刷新周期刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。刷新操作有两种刷新方式：集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。

例如刷新周期为8ms的内存，将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。

分散式刷新:每一行的刷新插入到正常的读/写周期之中。

假设DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms÷1024=7.8us进行一次。存储器与CPU连接存储器与CPU之间，要完成:①地址线的连接；②数据线的连接；③控制线的连接。存储器芯片结构：

芯片的存储容量＝2M×N＝存储单元数×每个存储单元的数据位数

M＝芯片地址线的个数；N＝数据线的个数存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。字长位数扩展字存储容量扩展字位同时扩展法

3.3.4存储器容量的扩充

字长位数扩展法当芯片的单元数满足存储器单元数的要求，但单元中的位数不满足要求时，需要进行字长位数扩展。字存储容量扩展法当芯片单元中的的位数满足存储器位数的要求，但单元数不满足存储器单元数要求时，需进行字存储容量扩展。字位同时扩展法当芯片的单元数和单元的数据位均不满足存储器的要求时需要进行字和位的同时扩展。1．字长位数扩展当芯片的单元数满足存储器单元数的要求，但单元中的位数不满足要求时，需要进行字长位数扩展。例：用1K×4位的存储器芯片构成1K×8位的存储器。解：需要（1K×8）/（1K×4）＝2片地址线：存储器10根；芯片10根数据线：存储器8根；芯片4根

2片芯片的数据线分别连接D7～D4、D3～D0

控制线：读写控制、使能控制E控制总线字长位数扩展的连接方式：

多个RAM芯片使用相同的地址信号、控制信号，数据线单独列出，分别接到数据总线的对应位。2．字存储容量扩展当芯片单元中的的位数满足存储器位数的要求，但单元数不满足存储器单元数要求时。例：用16K×8位的存储器芯片构成64K×8位的存储器。思路：1)所需芯片数量：

(64K×8位)/(16K×8位)=4片

2)芯片的连接方式

▲

地址线：存储器16位A15～A0；芯片14位A13～A0

高两位地址A15、A14用于选择芯片

▲数据线：存储器8位；芯片8位

▲

控制线：读写控制；片选——由高位地址经译码进行控制0123字存储容量扩展用4片16K×8位RAM，扩展成64K×8位存储器片号A15A14A13…A0A15…A010000…0~11…10000~03FF20100…0~11…14000~7FFF31000…0~11…18000~BFFF41100…0~11…1C000~FFFFplay字存储容量扩展字存储容量扩展的连接方式：各芯片使用相同的数据线、控制线。CPU地址位数>芯片的地址输入位数取一部分CPU地址，送各芯片的地址线；另一部分CPU地址（高位地址），经译码器产生一组片选信号，各芯片的片选端选用其中一个片选信号。3．字和位同时扩展当芯片的单元数和单元的数据位均不满足存储器的要求时需要进行字和位的同时扩展。例：用2114芯片（1K×4位）组成4K×8位存储器。解：所需芯片数：

▲地址线：存储器12位A11～A0；2114芯片10位A9～A0

高两位地址A11、A10用于选择芯片

▲数据线：存储器8位；芯片4位。

两片2114的数据线分别连接D7～D4和D3～D0

◆

将2114芯片分为4组，每组2片芯片。

▲

控制线：读写控制；片选——由高位地址经译码进行控制—

4组芯片字和位同时扩展的连接方式：＊各芯片的片内地址线、读/写控制线均对应地并接在地址和控制总线的对应位上；＊由高位地址（n位）译码产生2n个片选信号，决定芯片分成2n个组；＊由数据线决定每组的芯片片数。2:4译码器21142114211421142114CSCSCSCSCSCSCSCSD0~D3D4~D7A0…A9A11A10R/W存储器模块条

存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。内存条有30脚、72脚、100脚、144脚、168脚、184脚、240脚等多种形式。

3.3.5高级的DRAM结构

1、FPMDRAM

—快速页模式动态存储器

2、CDRAM

—带高速缓冲存储器（cache）的动态存储器

3、SDRAM

—同步型动态存储器

FPMDRAMFPMDRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号/RAS确定行地址，然后由低电平的列选信号/CAS确定列地址。下一次寻找操作，也是由/RAS选定行地址，/CAS选定列地址，依此类推。playCDRAMCDRAM带高速缓冲存储器（cache）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M×4位CDRAM芯片的结构框图，其中SRAM为512×4位。如果连续的地址高11位相同，意味着属于同一行地址，那么连续变动的9位列地址就会使SRAM中相应位组连续读出，这称为猝发式读取。playSDRAM同步型动态存储器计算机系统中的CPU使用的是系统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。play3.3.6DRAM主存读/写的正确性校验

DRAM通常用做主存储器，其读写操作的正确性与可靠性至关重要。因此需进行正确性校验。正常的数据位上增加附加位，用于读/写操作正确性校验。增加的附加位也要同数据位一起写入DRAM中保存。

奇偶校验码海明校验码CRC校验码3.4

只读存储器和闪速存储器

3.4.1

只读存储器ROM3.4.2

FLASH存储器3.4.1

只读存储器1.ROM的分类

只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。只读存储器定义优点缺点掩模式

数据在芯片制造过程中就确定

可靠性和集成度高，价格便宜不能重写一次编程

用户可自行改变产品中某些存储元

可以根据用户需要编程只能一次性改写。已淘汰。多次编程

可以用紫外光照射或电擦除原来的数据，然后再重新写入新的数据

可以多次改写ROM中的内容

PROM

EPROME2PROM

1.掩模ROM掩膜ROM的逻辑符号和内部逻辑框图

2.可编程ROM

1)、EPROM--光擦除可编程只读存储器

2)、E2PROM--电擦除可编程只读存储器

紫外线照射擦除信息3.4.2FLASH存储器

FLASH存储器也翻译成闪速存储器，它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性指存放的数据在没有电源时可以长期保存。它既有RAM的优点，又有ROM的优点，称得上是存储技术划时代的进展。FLASH存储元是在EPROM存储元基础上发展起来的，由此可以看出创新与继承的关系。闪存（FlashMemory）是一种长寿命的非易失性（在断电情况下仍能保持所存储的数据信息）的存储器，数据删除不是以单个的字节为单位而是以固定的区块为单位。由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的BIOS（基本程序）、PDA（个人数字助理）、数码相机中保存资料等。闪存卡大概有SmartMedia（SM卡）、CompactFlash（CF卡）、MultiMediaCard（MMC卡）、SecureDigital（SD卡）、MemoryStick（记忆棒）、XD-PictureCard（XD卡）和微硬盘（MICRODRIVE）这些闪存卡虽然外观、规格不同，但是技术原理都是相同的。闪速存储器中的存储元，由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。写0，就是要在控制栅C上加正电压

存储元擦除后原始状态全为1

晶体管源极S加上正电压，吸收浮空栅中的电子，使全部存储元变成1状态FLASH存储器基本操作

读出电路检测到有电流，表示存储元中存1

控制栅加上正电压

56FLASH存储器的阵列结构

在某一时间只有一条行选择线被激活。

57目前市场上常见的FLASH存储器：

U盘

CF卡

SM卡

SD/MMC卡记忆棒

3.5并行存储器

▲

3.5.1双端口存储器

—空间并行技术▲

3.5.2多模块交叉存储器

—时间并行技术3.5.1双端口存储器

1.双端口存储器的逻辑结构

双端口存储器是指同一个存储器具有两组相互独立的读写控制线路,是一种高速工作的存储器。

2.无冲突读写控制

当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。3.有冲突的读写控制当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。3.5.2多模块交叉存储器

1.存储器的模块化组织

交叉方式某个模块进行存取时，其他模块不工作。某一模块出现故障时，其他模块可照常工作。通过增添模块来扩充存储器容量比较方便。各模块串行工作，存储器的带宽受到了限制。地址码的低位字段经过译码选择不同的模块，而高位字段指向相应模块内的存储字。对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。设存储容量为32字，分成M0－M3共四个模块，每个模块8个字

play632.多模块交叉存储器的基本结构

四模块交叉存储器结构框图流水线方式存取示意图＊若存取周期是T，总线传送周期是τ,存储器的交叉模块数为m，则T=mτ。＊

T/τ称为交叉存取度。＊要求：模块数≥

T/τ。＊交叉存储器连续读取n个字所需的时间为：t1=T+(n-1)τ＊顺序方式存储器连续读取n个字所需时间为：t2=nTt字模块W4M0W3M3W2M2W1M1W0M0Tτplay【例3.5】设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。若连续读出4个字，问顺序存储器和交叉存储器的带宽各是多少?

带宽=单位时间里存储器所存取的信息量【解】连续读出4个字的信息总量是：

q＝4×64位＝256b

顺序存储器所需时间：

t2=nT＝4×200ns＝8×10-7s

连续读出4个字，交叉存储器所需时间：

t1=T+(n-1)τ＝200＋3×50＝350ns＝3.5×10-7s

交叉存储器的带宽为：

W1＝q/t1＝256b÷(3.5×10-7s)＝730Mb/s

顺序存储器的带宽为

W2＝q/t2＝256b÷(8×10-7s)＝320Mb/s二模块交叉存储器的实例D31～D24D23～D16D15～D8D7～D0A2＝0A2＝1A20

～A12A11

～A3play二模块交叉存储器中的零等待存取play基本原理按内容寻址的存储器。特点存取快，但容量小。用途Cache行地址、段页管理中的快表。相联存储器

3.6

Cache存储器3.6.1

cache基本原理3.6.2

主存与cache的地址映射3.6.3

替换策略3.6.4

cache的写操作策略3.6.5

奔腾PC机的cache3.6.1

cache基本原理Cache的功能目的：解决CPU和主存之间速度不匹配的问题。容量：在主存几百MB情况下，设置几百KB。硬件：SRAM。管理：全硬件实现。对用户透明。位置：2.cache的基本原理

Cache由存储体（SRAM）、相联存储表、管理逻辑组成。CPU与cache之间的数据交换以字为单位Cache与主存间的数据传送以数据块为单位一个块(Block)由若干字组成play3.Cache的命中率命中率（HitRate）：h=NcNc+Nm※

cache/主存系统的平均访问时间ta：

ta=htc+(1-h)tm

tc＝命中时的cache访问时间

tm＝未命中时的主存访问时间h＝命中率Nc＝cache完成存取的总次数Nm＝主存完成存取的总次数设r=tm/tc表示主存慢于cache的倍率，e表示访问效率tce=ta=tchtc+

(1-h)tm=1r+

(1-r)h【例3.6】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。【解】命中率：

h=Nc/(Nc+Nm)=1900/(1900+100)=0.95

平均访问时间：ta=h·tc+(1-h)·tm=60ns

访问效率：e=tc/ta=50/60=83.3%Cache结构Cache的数据块称为行用Li表示，其中i=0,1,…,m-1，共有m行主存的数据块称为块（Block）用Bj表示，其中j=0,1,…,n-1，共有n块行与块是等长的，包含k=2w个主存字字是CPU每次访问存储器时可存取的最小单位

标记内容（字）Cache：

块号内容（字）内存地址：3.6.2主存与Cache的地址映射地址映射即是把主存地址定位到cache中。

全相联映射(fullyassociativemapping)可以将一个主存块存储到任意一个Cache行直接映射(directmapping)将一个主存块存储到唯一的一个Cache行组相联映射(setassociativemapping)可以将一个主存块存储到唯一的一个Cache组中任意一个行直接映射、2/4/8路组相联映射使用较多全相联映射主存的一个块直接拷贝到cache中的任意一行上优点：命中率较高，Cache的存储空间利用率高缺点：线路复杂，成本高，速度低全相联映射全相联映射的检索过程play直接映射多对一的映射关系，但一个主存块只能拷贝到cache的一个特定行位置上去。cache的行号i和主存的块号j有如下函数关系：i=jmodm（m为cache中的总行数）优点：硬件简单，容易实现缺点：命中率低，Cache的存储空间利用率低直接映射直接映射的检索过程play冲突不命中Floatdotprod(floatx[8],floaty[8]){Floatsum=0.0;Inti;For(inti=0;i<8;i++)sum+=x[i]*y[i];Returnsum；}假设浮点数是4个字节，从地址0开始的32字节连续存储器，y紧跟在x之后，从32地址开始。假设块16个字节，高速缓存器由两个组组成，高速缓存整个大小32字节。元素地址索引元素地址索引X[0]00y[0]320X[1]40y[1]360X[2]80y[2]400X[3]120y[3]440X[4]161y[4]481X[5]201y[5]521X[6]241y[6]561X[7]281y[7]601元素地址索引元素地址索引X[0]00y[0]481X[1]40y[1]521X[2]80y[2]561X[3]120y[3]601X[4]161y[4]640X[5]201y[5]680X[6]241y[6]720X[7]281y[7]760修正抖动：一个简单的方法是在每个数组的结尾放字节填充。将x定义为floatx[12]。组相联映射将cache分成u组，每组v行，主存块存放到哪个组是固