第七章门电路和组合逻辑电路

第七章门电路和组合逻辑电路第一节分立元件门电路第二节TTL集成门电路第三节CMOS集成门电路第六节典型的集成组合逻辑电路第五节组合逻辑电路的分析与设计第四节集成逻辑门电路使用中的几个实际问题门电路的输入信号和输出信号之间存在着一定的逻辑关系，所以门电路又称为逻辑门电路

最基本的门电路:“与”、“或”、“非”门电路可由二极管、晶体管分立元件组成，或集成电路

第七章门电路和组合逻辑电路第一节分立元件门电路采用正逻辑设高电平（约3V）为1，低电平（0V）为0；二极管为理想元件，正向导通管压降为0V；晶体管工作在截止或饱和导通状态，饱和导通时集射极电压100VUCC高电平低电平一、二极管“与”门电路输入全为“1”，输出为“1”输入不全为“1”，输出为“0”0V0V0V0V0V3V+U12VRVDAVDCABFVDBC3V3V3V0V00000010101011001000011001001111ABFC“与”门逻辑状态表0V3VF=ABC逻辑表达式：

即有“0”出“0”

全“1”出“1”二、二极管“或”门电路0V0V0V0V0V3V3V3V3V0V00000011101111011001011101011111ABFC“或”门逻辑状态表3V3V-U12VRVDAVDCABFVDBC输入全为“0”，输出

为“0”输入有一个“1”，输出为“1”F=A+B+C逻辑表达式：

即有“1”出“1”

全“0”出“0”三、晶体管“非”门电路+UCC-UBBARKRBRCFT

1

0截止饱和逻辑表达式：F=A“0”10“1”“0”“1”AF“非”

门逻辑状态表逻辑符号1AF逻辑式：四“与非”门电路第二节TTL集成门电路(Transister-Transister-Logic)

TTL门电路是双极型集成电路，与分立元件相比，具有速度快、可靠性高和微型化等优点，目前分立元件电路已被集成电路替代。下面介绍集成“与非”门、特性和参数。有“0”出“1”全“1”出“0”“与非”逻辑关系00010011101111011001011101011110ABFC“与非”门逻辑状态表F=ABC“与非”门4输入二“与非”门CT74LS202输入四“与非”门

CT74LS00一.TTL集成“与非”门1.集成“与非”门管脚图电压传输特性：输出电压UO与输入电压Ui的关系。CDE2.主要参数电压传输特性测试电路01231234

Ui

/VUO/V&+5VUiUoVVABABCDE典型值3.6V，2.4V为合格典型值0.3V，0.4V为合格输出高电平电压UOH输出低电平电压UOL(1)输出高电平电压UOH和输出低电平电压UOLUO/V01231234

Ui

/VABDE允许叠加干扰UOFF

UOFF是保证输出为额定高电平的90%时所对应的最大输入低电平电压。0.9UOH输入低电平电压UIL01231234

Ui

/VUO/V(2)开门电平UON和关门电平UOFF

：ABDEUOFF

UOFF是保证输出为额定高电平的90%时所对应的最大输入低电平电压。0.9UOH01231234

Ui

/VUO/V(2)开门电平UON和关门电平UOFF

：

UON是保证输出为额定低电平时所对应的最小输入高电平电压。UONABDE低电平噪声容限电压UNL:保证输出高电平电压不低于额定值90%的条件下所允许叠加在输入低电平电压上的最大噪声（或干扰）电压。

UNL=UOFF–UIL允许叠加干扰定量说明门电路抗干扰能力UOFF0.9UOH输入低电平电压UIL01231234

Ui

/VUO/V(3)低电平噪声容限UNL高电平噪声容限UNH输入高电平电压UIHAB高电平噪声容限电压UNH保证输出低电平电压的条件下所允许叠加在输入高电平电压上的最大噪声（或干扰）电压。UNH=UIH–UON允许叠加干扰UON

UON是保证输出为额定低电平时所对应的最小输入高电平电压。DE01231234

Ui

/VUO/V

指一个“与非”门能带同类门的最大数目，它表示带负载的能力。对于TTL“与非”门NO

8。(5)输入高电平电流IIH和输入低电平电流IIL

当某一输入端接高电平，其余输入端接低电平时，流入该输入端的电流，称为高电平输入电流IIH（A）。

当某一输入端接低电平，其余输入端接高电平时，流出该输入端的电流，称为低电平输入电流IIL（mA）。（4）扇出系数NO（6）平均传输延迟时间tpd

50%50%tpd1tpd2

TTL的tpd

约在10ns~40ns，此值愈小愈好。输入波形ui输出波形uO&FEBA逻辑符号0

高阻0

0

1

1

0

1

11

1

0

111

1

10表示任意态三态输出“与非”状态表ABEF输出高阻功能表二、三态输出TTL“与非”门电路三态门应用：可实现用一条总线分时传送几个不同的数据或控制信号。“1”“0”“0”如图所示：总线&A1B1E1&A2B2E2&A3B3E3A1

B1有源负载&FCBA三、集电极开路的“与非”门OC门的特点：1.输出端可直接驱动负载2.几个输出端可直接相联简称OC门逻辑符号1.输出端可直接驱动负载2.几个输出端可直接相联“1”“0”“0”“0”“0”如：F&CBAKA+24VKA~220&A1B1C1F1&A2B2C2F2&A3B3C3F3URLF一般不允许将多余的输入端悬空1）对“与”门、“与非”门电路，应将多余输入端经一电阻或直接接电源正端；2）对“或”门、“或非”门电路，应将多余输入端接“地”；3）如果前级有足够的驱动能力，也可将多余输入端与信号输入端联在一起。五、门电路多余输入端的处理第五节

组合逻辑电路的分析与设计

组合逻辑电路：任何时刻电路的输出状态只取决于该时刻的输入状态，而与该时刻以前的电路状态无关。组合逻辑电路框图X1XnX2F2F1Fn......组合逻辑电路输入输出一、组合逻辑电路的分析

(1)由已知的逻辑图，逐级写出逻辑表达式(2)逻辑化简与逻辑变换(3)由化简后的逻辑最简式列真值表(4)依真值表分析电路的逻辑功能已知逻辑电路确定逻辑功能分析步骤：例1：分析下图的逻辑功能

(1)写出逻辑表达式F=F2F3=AABBAB...AB..AB.A..ABBF1.AB&&&&FF3F2..(2)应用逻辑代数化简F=AABBAB...=AAB+BAB..=AB+AB反演律=A(A+B)+B(A+B)..反演律=AAB+BAB..

(3)列逻辑状态表ABF001100111001F=AB+AB=AB逻辑式

(4)分析逻辑功能输入相同输出为“0”，输入相异输出为“1”，称为“异或”逻辑关系。这种电路称“异或”门。

=1ABF逻辑符号(1)写出逻辑式例2：分析下图的逻辑功能.A

B.F=ABAB

.A•B化简&&11.BAF&A

B

=AB+AB

(2)列逻辑状态表F=AB+AB(3)分析逻辑功能

输入相同输出为“1”,输入相异输出为“0”,称为“判一致电路”(“同或门”)

,可用于判断各输入端的状态是否相同。=AB逻辑式

=1ABF逻辑符号=ABABF001100100111例3：分析下图的逻辑功能F&&1.BA&C101AA写出逻辑式：=AC+BCF=AC•BC设：C=1封锁打开选通A信号BF&&1.BA&C011设：C=0封锁选通B信号打开例3：分析下图的逻辑功能B写出逻辑式：=AC+BCF=AC•BC二、组合逻辑电路的设计根据逻辑功能要求逻辑电路设计

(1)根据给定的逻辑要求列真值表表

(2)根据真值表写出逻辑表达式

(3)化简逻辑式，并按规定的逻辑门进行变换

(4)画出相应的逻辑电路图设计步骤如下：例1：设计三人表决电路,多数人同意，通过；否则不通过。真值表输出为F，多数赞成时是“1”，否则是“0”。

设A、B、C分别表示三人态度:

同意为“1”，不同意为“0”；

根据逻辑要求列状态表(2)由状态表写出逻辑式真值表

(3)化简逻辑式可得：或由卡图诺可得相同结果ABC00100111101111(4)根据逻辑表达式画出逻辑图。&1&&ABBCF若用与或门实现&&&&ABCF若用与非门实现例2:

某工厂有A、B、C三个车间和一个自备电站，站内有两台发电机G1和G2。G1的容量是G2的两倍。如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。试画出控制G1和G2运行的逻辑图。

设：A、B、C分别表示三个车间的开工状态：

开工为“1”，不开工为“0”；

G1和

G2运行为“1”，不运行为“0”。(1)根据逻辑要求列状态表

首先假设逻辑变量、逻辑函数取“0”、“1”的含义。逻辑要求：如果一个车间开工，只需G2运行即可满足要求；如果两个车间开工，只需G1运行，如果三个车间同时开工，则G1和G2均需运行。开工“1”不开工“0”运行“1”不运行“0”(1)根据逻辑要求列状态表0111001010001101101001010011100110111000ABC

G1G2(2)由状态表写出逻辑式ABC00100111101111或由卡图诺可得相同结果

(3)化简逻辑式可得：10100101001110011011100001110010ABC

G1

G210001101(4)用“与非”门构成逻辑电路

由逻辑表达式画出卡诺图，由卡图诺可知，该函数不可化简。ABC00100111101111(5)画出逻辑图ABCABC&&&&&&&&&G1G2例3、设医院某科有A、B、C、D共4个监护病房，在护士值班室对应设置4个呼唤指示灯L1、L2、L3、L4。要求当A病房有呼唤时，无论其他病房是否有呼唤，只有L1灯亮；当A病房无呼唤，而B病房有呼唤时，无论C、D病房是否有呼唤，只有L2灯亮；当A、B病房无呼唤，而C病房有呼唤时，无论D病房是否有呼唤，只有L3灯亮；只有当A、B、C病房无呼唤，而D病房有呼唤时，L4灯才亮。试画出满足上述要求的优先照顾病重患者的呼唤逻辑图。解先设A、B、C、D病房有呼唤为1，无呼唤为0。L1、L2、L3、L4呼唤指示灯亮为1，灭为0。ABCDL1L2L3L41ХХХ100001ХХ0100001Х001000010001真值表一、加法器二进制

十进制：0~9十个数码，“逢十进一”。在数字电路中，常用的组合电路有加法器、编码器、译码器、数据分配器和多路选择器等。下面几节分别介绍这几种典型组合逻辑电路的基本结构、工作原理和使用方法。在数字电路中，为了把电路的两个状态(“1”态和“0”态)与数码对应起来，采用二进制。二进制：0，1两个数码，“逢二进一”。第六节典型的集成组合逻辑电路加法器:

实现二进制加法运算的电路进位如：0

0

0

0

11+10101010不考虑低位来的进位半加器实现要考虑低位来的进位全加器实现1、半加器

半加：实现两个一位二进制数相加，不考虑来自低位的进位。AB两个输入表示两个同位相加的数两个输出SC表示半加和表示向高位的进位逻辑符号：半加器：COABSC半加器逻辑状态表A

B

S

C0000011010101101逻辑表达式逻辑图&=1..ABSC若用与非门实现共用五个两输入与非门2、全加器输入Ai表示两个同位相加的数BiCi-1表示低位来的进位输出表示本位和表示向高位的进位CiSi全加：实现两个一位二进制数相加，且考虑来自低位的进位。逻辑符号：

全加器：AiBiCi-1SiCiCOCI(1)列逻辑状态表(2)写出逻辑式Ai

Bi

Ci-1

Si

Ci

0000000110010100110110010101011100111111>1BiAiCi-1SiCiCOCO半加器构成的全加器3、多位加法器低位全加器的进位输出CO接到高位的进位输入CI，任意一位的加法运算必须在低一位的运算完成之后才能进行，故称为串行进位。

4位串行进位加法器二、编码器

把二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。具有编码功能的逻辑电路称为编码器。

n

位二进制代码有2n

种组合，可以表示2n

个信息。要表示N个信息所需的二进制代码应满足

2nN1、二进制编码器将输入信号编成二进制代码的电路。2n个n位编码器高低电平信号二进制代码(1)分析要求：

输入有8个信号，即N=8，根据2n

N的关系，即n=3，即输出为三位二进制代码。例：设计一个编码器，满足以下要求：(1)将I0、I1、…I78个信号编成二进制代码。(2)编码器每次只能对一个信号进行编码，不允许两个或两个以上的信号同时有效。(3)

设输入信号高电平有效。001011101000010100110111I0I1I2I3I4I5I6I7

(2)列编码表：输入输出Y2

Y1

Y0

(3)写出逻辑式并转换成“与非”式Y2=I4+I5+I6+I7=I4I5I6I7...=I4+I5+I6+I7Y1=I2+I3+I6+I7=I2I3I6I7...=I2+I3+I6+I7Y0=I1+I3+I5+I7=I1I3I5I7...=I1+I3+I5+I7

(4)画出逻辑图10000000111I7I6I5I4I3I1I2&&&1111111Y2Y1Y0将十进制数0~9编成二进制代码的电路2、二–

十进制编码器表示十进制数4位10个编码器高低电平信号二进制代码

列编码表：四位二进制代码可以表示十六种不同的状态，其中任何十种状态都可以表示0~9十个数码，最常用的是8421码。000输出输入Y1Y2Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)Y300011101000011110001101100000000001118421BCD码编码表写出逻辑式并化成“或非”门和“与非”门Y3=I8+I9.

=I4+

I6I5+I7Y2=I4+I5+I6+I7Y0=I1+I3+I5+I7+I9.

=I1+I9I3+I7

I5+I7..

=I2+

I6I3+I7Y1=I2+I3+I6+I7画出逻辑图10000000011101101001&&&>1>1>1>1>1>1I1I2I3I4I5I6I7I8I9Y3Y2Y1Y0

法二：十键8421码编码器的逻辑图+5V&Y3&Y2&Y1&Y0I0I1I2I3I4I5I6I7I8I91K×10S001S12S23S34S45S56S67S78S89S9

当有两个或两个以上的信号同时输入编码电路，电路只能对其中一个优先级别高的信号进行编码。即允许几个信号同时有效，但电路只对其中优先级别高的信号进行编码，而对其它优先级别低的信号不予理睬。优先编码器CT74LS4147编码器功能表I9Y0I8I7I6I5I4I3I2I1Y1Y2Y3

1111111111111输入(低电平有效)输出(8421反码)0

011010

0111

110

10001110

100111110

1010111110

10111111110

110011111110

11011111111101110例:CT74LS147集成优先编码器(10线-4线)T4147引脚图低电平有效16151413121110912345678CT74LS4147三、译码器和数字显示译码是编码的反过程，它是将代码的组合译成一个特定的输出信号。1、二进制译码器8个3位译码器二进制代码高低电平信号状态表

例：三位二进制译码器（输出高电平有效）输入ABCY0Y1Y2Y3Y4Y5Y6Y70001000000000101000000010001000000110001000010000001000101000001001100000001011100000001输出写出逻辑表达式Y0=ABCY1=ABCY2=ABCY3=ABCY7=ABCY4=ABCY6=ABCY5=ABC逻辑图CBA111&&&&&&&&Y0Y1Y2Y3Y4Y5Y6Y701110010000000AABBCC例：利用译码器分时将采样数据送入计算机总线2-4线译码器ABCD三态门三态门三态门三态门译码器工作总线译码器工作工作原理：(以A0A1=00为例)000总线2-4线译码器ABCD三态门三态门三态门三态门脱离总线数据全为“1”总线

2-4线译码器ABCD三态门三态门三态门三态门译码器工作工作原理：(以A0A1=00为例)000脱离总线数据全为“1”CT74LS139型译码器(a)外引线排列图；(b)逻辑图(a)GND1Y31Y21Y11Y01A11A01S876543212Y22Y32Y11Y02A12A02S+UCC109161514131211CT74LS139(b)11111&Y0&Y1&Y2&Y3SA0A1双2/4线译码器A0、A1是输入端Y0~Y3是输出端

S

是使能端

输入输出SA0A1Y0110000011001101110139功能表Y1Y2Y3111011101110111CT74LS139型译码器双2/4线译码器A0、A1是输入端Y0~Y3是输出端

S

是使能端S=0时译码器工作输出低电平有效T3138(74LS138)的功能表译中为“0”，输出为低电平低电平有效禁止译码译码工作高电平有效

★构成逻辑函数最小项发生器如果将一逻辑函数的输入变量加到译码器的译码输入端，则译码器的每一个输出端都对应一个逻辑函数的最小项。

输入变量m0ABCm1m2m3m4m5m6m7例1

用译码器T3138(74LS138)实现组合逻辑电路F（A,B,C）=∑m(2,3,6,7)

(2）将函数F转换成最小项表达式(3)利用摩根定律变换将三个控制端按允许译码条件进行处理(4)将A、B、C对应片子输入端A2、A1、A0

,并将2，3，6，7的输出作为与非门输入，便得到逻辑函数F。例2：试用两片3线－8线译码器74LS138(T3138)组成4线/16线译码器，将输入的4位二进制代码D3D2D1D0译成16个独立的低电平信号Z0～Z15。Y0Y1Y2Y7S2Y374LS138(1)Z5Z0Z6Z1Z7Z3Z2Z4Y4Y5Y6S3S1A0A1A2Y0Y1Y2Y7S2Y374LS138(2)Z13Z8Z14Z9Z15Z11Z10Z12Y4Y5Y6S3S1A0A1A2D0D1D2D3+5v★译码器的扩展D3=0时，片(1)工作，片(2)禁止D3=1时，片(1)禁止，片(2)工作译出0000～0111八个代码译出1000～1111八个代码

二-十进制译码器将4位二进制代码输入的BCD码译成十个输出信号。二－十进制译码器74LS42逻辑图2.二-十进制译码器又称4线／10线译码器根据逻辑图得到：二-十进制译码器74LS42的真值表译中为0拒绝伪码P155表7-173.

显示译码器

在数字电路中，常常需要把运算结果用十进制数显示出来，这就要用显示译码器。二十进制代码译码器驱动器显示器gfedcba例：共阴极接法a

b

c

d

e

f

g

01100001101101低电平时发光高电平时发光共阳极接法abcgdef+dgfecbagfedcba共阴极接法abcdefg

（1）七段字形数码显示器Q3Q2Q1Q0agfedcb译码器二十进制代码(共阴极)100101111