第七章存储器复杂可编程逻辑器件

时序逻辑电路由组合逻辑电路和存储电路两部分构成。它们在任一时刻的输出不仅与当前的输入信号有关，而且还与电路原来的状态有关。时序逻辑电路可分为同步和异步两大类。逻辑方程组、状态表、状态图和时序图从不同方面表达了时序电路的逻辑功能，是时序逻辑电路的描述方法，也是分析和设计时序电路的主要依据和手段。本章的重点是时序电路的分析与设计，必须掌握电路分析和设计的方法和步骤。时序电路的功能、结构、种类繁多。典型的时序逻辑集成电路主要有：寄存器、移位寄存器以及各种类型的计数器。应用这些集成电路器件，可设计出各种不同功能的数字系统。第六章回顾7.1只读存储器7.2随机存取存储器7.3复杂可编程逻辑器件*7.4现场可编程门阵列*7.5用EDA技术和可编程器件的设计例题7.

存储器、复杂可编程逻辑器件2、掌握ROM、RAM的工作原理及典型应用。1、掌握半导体存储器字、位、存储容量、地址等基本概念。3、了解存储器存储单元的组成及工作原理。4、了解CPLD、FPGA的结构及实现逻辑功能的编程原理。本章的基本要求概述(引言)半导体存储器：能存储大量二值信息的半导体器件。可编程逻辑器件：是一种通用器件，其逻辑功能是由用户通过对器件的编程来设定的。它具有集成度高、结构灵活、处理速度快、可靠性高等优点。存储器的主要性能指标：速度——存(或取)数据所花费的时间存储容量——所能存储的数据量的大小7.1、只读存储器7.1.1ROM的定义与基本结构7.1.2两维译码7.1.3可编程ROM7.1.4集成电路ROM7.1.5ROM的读操作与时序图7.1.6ROM的应用举例存储器RAM(Random-AccessMemory)ROM(Read-OnlyMemory)RAM(随机存取存储器)：在运行状态下可以随时进行读或写操作。存储的数据必须有电源供应才能保存,

一旦断电,数据全部丢失。固定ROM可编程ROMPROMEPROME2PROMSRAM(StaticRAM)：静态RAMDRAM(DynamicRAM)：动态RAMROM(只读存储器)：在正常工作状态只能读出信息。断电后信息不会丢失，常用于存放固定信息（如程序、常数等）。闪烁存储器几个基本概念存储容量(密度)：存储二值信息的总量。字数：字的总量称为字数。字数=2n(n为存储器外部地址线的线数)字长(位数)：表示一个信息的多位二进制码称为一个字，字的位数称为字长。存储容量＝字数×位数地址：每个字的编号。

只读存储器，工作时内容只能读出，不能随时写入，所以称为只读存储器(Read-OnlyMemory)。ROM的分类：按写入情况划分

固定ROM可编程ROMPROMEPROME2PROM按存储单元中的器件划分

二极管ROM三极管ROMMOS管ROM(一)、ROM的定义与基本结构ROM的定义：闪存(FlashMemory)存储阵列

地址译码器地址输入数据输出控制信号输入输出控制电路地址译码器存储阵列输出控制电路ROM电路的基本结构：

一般而言，存储器由存储阵列、地址译码器和输出控制电路三部分组成。例：二级管ROM的结构示意图存储阵列位线字线输出控制电路M=44地址译码器存储容量？字线与位线的每个交叉点就是一个存储单元。交叉点处有二极管相当于存1，无二极管相当存0。当OE=1时输出为高阻状态000101111101111010001101地址A1A0D3D2D1D0内容当OE=0时字线存储阵列位线字线与位线的每个交叉点也都是一个存储单元。交叉点处有MOS管相当存0，无MOS管相当存1。该存储器的容量=?(二)、二维译码(以MOS管ROM为例)输出控制电路中增加了数据选择器，使读出的数据为某个字中的某一位(二维)。256个存储单元排成1616的矩阵行译码器从16行中选出要读的一行(一个字)列译码器再从选中的一行存储单元中选出要读的一列中的一个位。如选中的存储单元的MOS管的浮栅注入了电荷，该管截止，读得1；相反读得0。因此可利用光或电等擦除方法。(三)、可编程ROM(以16*16位的MOS管ROM为例)可通过光、电实现擦写内部结构框图(四)、集成电路ROM(以128K*8位的AT27C010为例)引脚图编程电压输出使能片选信号编程选通

工作模式A16~A0VPPD7~D0读00XAiX数据输出输出无效X1XXX高阻等待1XXAiX高阻快速编程010AiVPP数据输入编程校验001AiVPP数据输出AT27C010的工作模式(1).欲读取单元的地址加到存储器的地址输入端，此信号应在数据有效输出前的tAA时刻加入；(五)、ROM的读操作与定时图为了保证存储器能正确工作，加到存储器的地址和控制信号必须满足一定的时限条件：(2).加入有效的片选信号，tCE(3).使输出使能信号有效，经过一定延时tOE后，有效数据出现在数据线上；(4).让片选信号或输出使能信号无效，经过一定时间延时后(tOZ)，数据线呈高阻态，本次读出操作结束。（1）只读存储器ROM是一种组合逻辑电路，经常用于存储固定的专用程序（2）利用ROM可实现查表或码制变换等功能

查表功能－－比如查某个角度的三角函数

把变量值（角度）作为地址码，其对应的函数值作为存放在该地址内的数据，这称为“造表”。使用时，根据输入的地址(角度)，就可在输出端得到所需的函数值，这就称为“查表”。

码制变换－－把欲变换的编码作为地址，把最终的目的编码作为相应存储单元中的内容即可。(六)、ROM的应用举例CI3I2I1I0二进制码O3O2O1O0格雷码CI3I2I1I0格雷码O3O2O1O0二进制码000000000100000000000010001100010001000100011100100011000110010100110010001000110101000111001010111101010110001100101101100100001110100101110101010001100110001111010011101110011110010101111110101100010111110110111101011001010111001000011011011111011001011101001111101011011111000111111010例：用ROM实现二进制码与格雷码相互转换的电路C(A4)I3I2I1I0(A3A2A1A0)二进制码O3O2O1O0(D3D2D1D0)格雷码C(A4)I3I2I1I0(A3A2A1A0)格雷码O3O2O1O0(D3D2D1D0)二进制码000000000100000000000010001100010001000100011100100011000110010100110010001000110101000111001010111101010110001100101101100100001110100101110101010001100110001111010011101110011110010101111110101100010111110110111101011001010111001000011011011111011001011101001111101011011111000111111010C=A4I3I2I1I0=A3A2A1A0O3O2O1O0=D3D2D1D0用ROM实现二进制码与格雷码相互转换的电路7.2随机存取存储器（RAM）7.2.1静态随机存取存储器(SRAM)7.2.2同步静态随机存取存储器（SSRAM）7.2.4存储器容量的扩展7.2.3动态随机存取存储器7.2.1静态随机存取存储器(SRAM)1、SRAM的基本结构CE

OE

WE

=100高阻CE

OE

WE

=00X输入CE

OE

WE

=010输出CE

OE

WE=011高阻

静态随机存取存储器SRAM同样由存储阵列、地址译码器和输入/输出控制电路三部分组成。SRAM的工作模式

工作模式

CE

WE

OE

I/O0~I/Om-1

保持(微功耗)

1

X

X

高阻

读

0

1

0

数据输出

写

0

0

X

数据输入

输出无效

0

1

1

高阻

双稳态存储单元电路列存储单元公用的门控制管，与读写控制电路相接Yj

＝1时导通本单元门控制管:控制双稳态电路与位线的接通。Xi=1时导通来自列地址译码器的输出来自行地址译码器的输出2、SRAM的存储单元T5、T6导通T7

、T8均导通Xi=1Yj=1锁存器的输出与数据线接通，该单元通过数据线读取数据。锁存器与位线接通每一个存储单元是由锁存器构成的，因此SRAM属于时序逻辑电路。(同步or异步？)（a）（b）

读操作时：3、SRAM的读写操作及时序图(P344)写操作时：了解各延迟时间的含义SSRAM是一种高速RAM。与SRAM不同,SSRAM的读/写操作是在时钟脉冲节拍控制下完成的。SSRAM是一种同步时序电路。7.2.2同步静态随机存取存储器(SSRAM)寄存地址线上的地址寄存要写入的数据ADV=0：普通模式读/写ADV=1：丛发模式读/写

=0：写操作

=1：读操作

内部集成寄存器，寄存各种使能控制信号，生成最终的内部读写控制信号；2位二进制计数器,处理A1A0ADV=0：普通模式读写片选无效=0：写操作WE=1：读操作WE普通模式读/写：在每个时钟有效沿锁存输入信号(地址/写数据)，在一个时钟周期内，由内部电路完成数据的读/写操作。读A1地址单元数据I/O输出A1数据;开始读A2数据I/O输出A2数据;开始读A3数据I/O输出A6数据;开始读A7数据开始读A4地址单元数据I/O输入A5数据;开始写A6数据I/O输出A4数据;开始写A5数据,

ADV=1:丛发模式读写丛发模式读/写：在有新地址输入后，自动产生后续地址进行读写操作，让出地址总线。若丛发控制逻辑中的计数器是2位计数器，则可以连续读/写四个不同的地址。=0：写操作WE=1：读操作WE读A2地址单元数据丛发模式读A2+1中的数据丛发模式读A2+2中的数据丛发模式读A2+3中的数据丛发模式重新读A2中的数据读A1地址单元数据丛发模式读A1+1中的数据丛发模式读A1+2中的数据

ADV=1:丛发模式读写在由SSRAM构成的计算机系统中，由于在时钟有效沿到来时，地址、数据、控制等信号被锁存到SSRAM内部的寄存器中，因此读写过程的延时等待均在时钟作用下，由SSRAM内部控制完成。此时，系统中的微处理器在读写SSRAM的同时，可以处理其他任务，从而提高了整个系统的工作速度。

SSRAM的使用特点：

动态存储单元及基本操作原理

T

存储单元写操作:X=1,=0T导通，电容器C与位线B连通输入缓冲器被选通，数据DI经缓冲器和位线写入存储单元。如果DI为1，则向电容器充电，C存1;反之电容器放电，C存0。

-

刷新R行选线X输出缓冲器/灵敏放大器刷新缓冲器输入缓冲器位线B7.2.3动态随机存取存储器(DRAM)读操作:X=1=1T导通，电容器C与位线B连通输出缓冲器/灵敏放大器被选通，C中存储的数据通过位线和缓冲器输出。

T

/

刷新R行选线X输出缓冲器/灵敏放大器刷新缓冲器输入缓冲器位线B每次读出后，同时对存储单元刷新，即此时刷新控制R也应为高电平，则读出的数据又经刷新缓冲器和位线对电容器C进行刷新。

位扩展可以利用芯片的并联方式实现。···CEA11A0···WED0D1

D2

D3WECEA0A114K×4位I/O0I/O1I/O2I/O3D12D13D14D15CEA0A114K×4位I/O0I/O1I/O2I/O3WE1、字长(位数)的扩展7.2.4存储器容量的扩展即由多个存储器芯片连接成具有更大存储容量的存储器系统。例：用4K*4位的RAM芯片组成4KX16位的存储系统。…2.字数的扩展RAM1D0D7A0A12CE1芯片数=4RAM2D0D7A0A12CE1RAM3D0D7A0A12CE1RAM4D0D7A0A12CE1系统地址线数=15系统:A0~A14

A13~A14?芯片地址线:A0~A12

例：用8K*8位的RAM芯片组成32K*8位的存储系统。分析：32K×8位存储器系统的地址分配表各RAM芯片译码器有效输出端扩展的地址输入端A14A138K×8位RAM芯片地址输入端

A12A11A10A9A8A7A6A5A4A3A2A1A0对应的十六进制地址码

Ⅰ

00

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

10000H0001H0002H┇1FFFH

Ⅱ

01

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

12000H2001H2002H┇3FFFH

Ⅲ

10

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

14000H400H4002H┇5FFFH

Ⅳ

Y0

Y1

Y2

Y3

11

00000

0

0

0

0

0

0

0

000000

0

0

0

0

0

0

0

100000

0

0

0

0

0

0

1

0┇11111

1

1

1

1

1

1

1

16000H6001H6002H┇7FFFH字的扩展可以利用外加译码器控制存储器芯片的片选输入端来实现。3.字长和字数一并扩展7.3 复杂可编程逻辑器件(CPLD)7.3.1CPLD的结构7.3.2CPLD编程简介每个逻辑块之间可以使用可编程内部连线(或者称为可编程的开关矩阵)实现相互连接。

CPLD器件内部含有多个逻辑块，每个逻辑块都相当于一个GAL器件。复杂可编程逻辑器件(CPLD)的特点：

与PAL、GAL相比，CPLD的集成度更高，有更多的输入端、乘积项和更多的宏单元。对各逻辑块中的可编程单元以及块之间的可编程内部连线进行编程，从而实现各种不同的逻辑功能。7.3.1CPLD的结构更多成积项、更多宏单元、更多的输入信号。每个逻辑块相当于一个GALCPLD器件逻辑块的结构：

内部可编程连线区

n

宏单元1

宏单元2

宏单元3

·

·

·

可编程乘积项阵列

乘积项分配