仁爱学院微机原理复习2-1

微处理器和系统结构2023/2/61内容提要微处理器（CPU）的主要组成部分及各部分功能Intel8086微处理器组成结构、引脚信号及功能X86系统组成高性能微处理器简介2Logo2.1微处理器的基本结构2023/2/63微处理器的主要组成部件微处理器（CPU）由下列主要部分组成：算术逻辑单元ALU控制器寄存器阵列总线和总线缓冲器高性能的CPU还有：指令预取部件，指令译码部件、地址形成部件、存储器管理部件等。

4Logo微处理器的主要组成部件5Logo一、算术逻辑运算单元（ALU）ALU是对二进制数进行算术逻辑运算的基本部件。数据加工处理归纳为两种基本运算：算术运算与逻辑运算。算术运算

可进行无符号数和带符号数的加、减、乘、除运算，符号数采用补码表示，减法通过求负数的补码而变成加法运算。还可进行BCD码运算。乘、除可以通过多次重复加、减和移位实现。逻辑运算可完成逻辑“与”、“或”、“非”、“异或”、“移位”等基本的逻辑运算。浮点运算浮点数运算可以用软件实现。也可以专门生产浮点运算部件和浮点微处理器，并设有专门的浮点运算指令，可进行32位或64位浮点加、减、乘、除运算。早期的浮点处理器有：8087、80287、80387协处理器。奔腾处理器已经将二者集成到了一个芯片上。6Logo7Logo二、控制器CTRL是发布操作命令的部件，操作的顺序需要精确的定时其内部主要组成如下：指令部件

包括程序计数器（PC)，指令寄存器(IR)，指令译码器(ID)。时序部件

包括时钟系统，脉冲分配器。微操作控制部件

可采用组合逻辑控制，微程序控制和可编程逻辑阵列来实现。8Logo控制器9Logo时钟周期

主时钟的两个脉冲前沿的时间间隔称为一个时钟周期，又称为T状态。它CPU操作的最小时间单位。机器周期：

由2～5个T状态组成一个机器周期，称为M周期，又叫做总线周期，用来完成一个基本操作，如MEM读/写，I/O读/写等。指令周期

一条指令（的取出和）执行所需的时间称为指令周期，一条指令执行需1～5个M周期。10Logo∬∬M2M5CLKT4T3T1T2M1机器周期指令周期（包括1~5个机器周期）指令周期、机器周期与时钟周期的关系如下图11Logo微操作控制部件根据指令产生计算机各部件所需要的控制信号，如传送、加减、逻辑运算等，由译码器输出、节拍发生器输出等进行组合而产生，完成指令所规定的全部操作。该部件可采用：组合逻辑控制（控制信号采用组合逻辑电路设计实现）；微程序控制（若干微指令组成的微程序）；可编程逻辑阵列（PLA、EPLD等）PLA（ProgrammableLogicArray）EPLD（ElectricallyProgrammableLogicDevice）12Logo三、总线与总线（缓冲器）部件

所谓总线是指计算机中传送信息的一组通信线，将多个部件连成一个整体。可以简单分为：片内总线：在CPU内部或部件内部各单元之间传送信息的总线（又可细分为单总线、双总线（输入/输出BUS）、多总线结构）；片外总线：CPU与外部部件之间传送信息的总线。片外总线又称为系统总线，通常系统总线分为地址总线、数据总线、控制总线，即所谓三总线结构。13Logo三、总线与总线（缓冲器）部件（续）

因为多个部件均挂在总线上，但各部件工作情况并非完全一样（有的作为信源发，有的作为接收器收）。由于数据或信息代码是用电位高低来表示，若某一时刻有几个部件同时向BUS发送数据，则BUS上的情况就成为不确定的了，电路也可能被烧毁。所以同一时刻只允许一个部件向BUS发送信息。而接收数据就没有上述限制，同一时刻可允许多个部件接收数据。总线缓冲器：在工作过程中，常常要求挂在BUS上的某些部件在电气连接上与BUS“脱开”，使这些部件对BUS上其它部件的工作不产生影响，为此，可在部件内部设置三态缓冲器。DATA→3态BUF→BUS14Logo三态缓冲器（3态BUF）处于：

低阻（高低电平）→挂BUS上；高阻→逻辑上脱开。“脱开”状态：处于高阻状态，开路状态，浮空状态；逻辑上“脱开”，物理上仍连在一起。总线缓冲器分为：单向三态缓冲器：如地址总线缓冲器只发地址信息，（地址总线是单向的）；双向三态缓冲器：如数据总线缓冲器，既可发又可收数据（数据BUS是双向的）。15Logo

采用总线结构的优点是：

※减少信息传输线数目；※提高系统的可靠性；※增加系统灵活性；※便于实现系统标准化。16Logo四、寄存器阵列（RegisterArray）在CPU内部，有一个临时存放地址和数据的寄存器阵列。这个阵列因CPU的不同而不同，有的称寄存器堆，寄存器多少有差别，但其功能相似。寄存器阵列大致分为以下四组：存放待处理数据的寄存器；ACC通用存放地址码的寄存器；IP(PC)SPSIDI存放控制信息的寄存器;IRFR起数据或地址缓冲器作用的寄存器DBUFABUF17LogoIntel8086微处理器信息工程系2010032023/2/61819Logo20Logo8086微处理器8086是一种单片微处理器芯片，内外部数据总线16位，对外40条引脚，主时钟5MHz（标准）、8MHz、10MHz等。20条地址引脚，直接寻址220

=1MByte，可访问64K个I/O端口，具有24种寻址方式，可以对位、字节、字、字符串、字串、BCD码、ASCll码等多种数据类型进行处理。CPU内部有4组REG，共14个16位REG供编程人员使用。通用REG组

AX

主累加器

BX

基址寄存器

CX

计数寄存器

DX

数据寄存器AHALBHBLCHCLDHDL21Logo指针与变址寄存器组

堆栈指针

基址指针

源变址器

目的变址器SPBPSIDI变址REG指针REG段寄存器组CS：代码段

DS：数据段

SS：堆栈段

ES：扩展段段REG是存放内存地址的高位地址，地址形成是由段寄存器地址左移4位加上对应的偏移量。22Logo例如：被取指令的地址为CS左移4位加上IP的值。若CS=2000H，IP=0100H则指令地址为20000H+0100H———————20100HSS段与SP或BP对应；DS/ES与SI、DI、BX等结合使用，串操作时有约定。控制寄存器

指令指针IP标志REGFLAG

23Logo二、8086CPU的功能结构8086CPU按功能可分为两大部分：

1.BIU（BUSInterfaceUnit）

专门负责取指令和存取操作数。BIU与外部总线打交道，负责取指令、读写操作数、地址转换与总线控制；

2.EU（ExecutionUnit）

专门负责分析指令与执行指令。它不与系统BUS打交道。

EU负责指令译码与执行指令的工作。取指令与执行指令操作是并行的，提高了CPU的利用率，这种重叠操作技术，提高了整个系统的运行速度。

24Logo8086CPU的功能结构25Logo

早期的计算机取指令、执行指令是按照时间顺序进行的。而8086CPU是二者并行同时操作的。如图：

26LogoBIU总线接口单元8086CPU与外设的接口部件，提供16位数据总线与20位地址总线。内部由段寄存器、IP、内部通信寄存器、指令队列、地址加法器和总线控制逻辑等组成；完成取指令、指令排队、读/写操作数、地址转换与总线控制等工作；队列为先进先出的原则组织FIFO（FirstInFirstOut）,实现流水线操作，高性能CPU更是如此。8086有6个Byte指令队列；需要两个指针，OUT与IN指针；27Logo当遇到BIU正准备取指令而EU→BIU申请读/写MEM或I/O时，则先取指令，后读/写操作数；当队列中当前有两个字节空间时，BIU顺序预取指令并填满队列；当遇到CALL、JMP、INTn等指令时，先把IP压入堆栈，再清除队列，再重新取满队列；

28LogoEU执行单元组成：ALU、FR、8个通用REG、暂存器、队列控制逻辑与时序控制逻辑（EU控制器）等；完成工作：指令译码与执行指令；EU没有连接到总线上，所以对系统总线来说，它是“外界”的。29Logo8086CPU引脚及其功能30Logo三、8086CPU引脚及其功能AD15～AD0

：（地址/数据复用信号）16条，双向，三态地址/数据线，输入/出信号，多路开关，分时复用（低16位地址线与16位数据线公用这些引线），从时间上加以区分。在T1周期，输出MEM或I/O口地址，T2～

T4则为数据收发信号。31Logo三、8086CPU引脚及其功能（续）A19/S6～A16/S3:地址/状态输出信号，三态

T1时，作为MEM的A19～A16地址信号（访问I/O时，保持低电平）；T2～

T4时，输出状态信息；S5：中断允许标志位状态（IF）；S4与S3：现行使用哪个段REG；S4S3性能对应的段00附加数据ES01堆栈段SS10代码段CS11数据段DSS6指示哪个处理器在使用总线：

S6=0，8086使用；S6=1，其它处理器使用。32LogoBHE/S7：允许高字节传送/状态信号输出

在T1状态，BHE在高8位数据总线D15～D8上传送一个字节数据；BHE与A0把存储器分为两组（高组与低组）：S7状态信号没定义。BHEA0状态0016位数据01高8位（D15～D8）10低8位（D7～D0）11保留不用33LogoRD读信号，输出

读MEM或I/O操作，由M/IO引脚决定是读M还是I/O口：M/IO=1，读MEM；M/IO=0，读I/O口。READY：（输入）外部器件发回的准备就绪信号

由MEM或I/O口发回的应答信号，CPU在T3的上升沿检测该信号，若为高，则准备就绪，不插入Tw；若为低，则未准备好，插入Tw；系统规定可插入不超过10个Tw。34LogoINTR：（Interrupt）可屏蔽中断请求信号（IN），高电平有效触发的输入信号，由外部设备发来；该信号是在每一指令周期的最后一个T状态被采样,以决定是否进入中断响应周期。可用软件屏蔽（CLI指令使IF=0）。7.NMI：非屏蔽中断请求信号（IN）（Non-Maskable）

边沿触发信号，若有NMI请求，则现行指令结束后立即引起中断。该信号不能用指令屏蔽，其检测时间与INTR一样。35Logo8.TEST：检测信号（IN）该信号由8087发来，在WAIT指令执行期间，CPU监视TEST信号。若TEST为低电平，8086继续执行WAIT的下一条指令，否则CPU处于等待（空闲）状态，且每隔5个时钟周期重复测试TEST信号；TEST为高时，处于WAIT状态，TEST低电平时退出WAIT状态。

8086CPU8087TESTBUSY36LogoRESET：复位信号（IN），高有效。（必须保持4个时钟周期）

该信号使CPU结束现行操作，初始化内部REG，CPU复位后：CS=FFFFHIP=0000HDS=0000HES=0000HSS=0000HFR=0000（禁止中断）指令队列空，复位后执行的第一条指令在内存的FFFF0H（引导程序的入口地址），用JMP可转到实际开始处。CLK：时钟（有效高电平的时间占时钟周期的33%）Vcc与GND：电源与地（IN）37LogoMN/MX：最小最大组态控制信号（IN）

当MN/MX=0，为最大组态，构成多处理器系统；在最大组态时，控制信号由S2～S0经总线译码器8288译码产生。当MN/MX=1，为最小组态，构成单处理器系统，CPU提供所有的总线控制信号。

MN/MX的接法决定了8个引脚（24～31）之功能。38Logo39Logo★当MN/MX=Vcc（最小组态）时，各引脚功能：INTA：中断响应信号（OUT）

是INTR的应答信号，可用作中断矢量的读选通信号。ALE：地址锁存允许信号（OUT)(AddressLatchEnable）把地址/数据、地址/状态线上的地址信号锁存到地址锁存器中，ALE在T1状态有效。40LogoM/IO：MEM与I/O控制信号（OUT）

决定访问的是MEM或者是I/O：M/IO=1，访问MEM；M/IO=0，访问I/O口。WR：写信号（OUT）

用来表示CPU处于写MEM或者I/O口（与M/IO配合使用）。41LogoDT/R：数据收发信号（双向，三态）

增加数据总线的驱动能力，采用外加总线驱动器（收发器8286/8287）。当DT/R=1，发送；DT/R=0，