第5章存储器系统

1第5章

存储器系统2主要内容：存储器系统的概念半导体存储器的分类及其特点半导体存储芯片的外部特性及其与系统的连接存储器扩展技术高速缓存3§5.1

概述主要内容：存储器系统及其主要技术指标半导体存储器的分类及特点两类半导体存储器的主要区别4一、存储器系统51.存储器系统的一般概念将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法连接起来系统的存储速度接近最快的存储器，容量接近最大的存储器。构成存储系统。62.两种存储系统在一般计算机中主要有两种存储系统：Cache存储系统主存储器高速缓冲存储器虚拟存储系统主存储器磁盘存储器7Cache存储器系统Cache（高速缓冲存储器）速度快，容量小主内存：速度慢，容量大Cache存储系统由硬件系统管理。对程序员是透明的。设计目标：提高存取速度CPUCache主存虚拟存储器系统虚拟存储器系统由主内存和部分磁盘存储器构成。虚拟存储系统由操作系统管理，对应用程序员透明。设计目标：增加存储容量8主存储器磁盘存储器93.主要性能指标存储容量（S）（字节、千字节、兆字节等）存取时间（T）（与系统命中率有关）命中率（H）T=H*T1+（1-H）*T2访问效率（e）单位容量价格（C）104.微机中存储器的层次结构

通用寄存器组及指令、数据缓冲栈高速缓存主存储器联机外存储器脱机外存储器片内存储部件内存储部件外存储部件微机拥有不同类型的存储部件由上至下容量越来越大，但速度越来越慢11存储器：内存、外存内存——存放当前运行的程序和数据。特点：快，容量小，随机存取，CPU可直接访问。通常由半导体存储器构成RAM、ROM外存——存放非当前使用的程序和数据。特点：慢，容量大，顺序存取/块存取。需调入内存后CPU才能访问。通常由磁、光存储器构成，也可以由半导体存储器构成磁盘、磁带、CD-ROM、DVD-ROM、固态盘12二、半导体存储器131.半导体存储器半导体存储器由能够表示二进制数“0”和“1”的、具有记忆功能的半导体器件组成。能存放一位二进制数的半导体器件称为一个存储元。若干存储元构成一个存储单元。142.半导体存储器的分类按工作方式不同分两类：随机存取存储器RAM(RandomAccessMemory)只读存储器ROM(ReadOnlyMemory)。153.主要技术指标存储容量存储单元个数×每单元的二进制数位数存取时间实现一次读/写所需要的时间存取周期连续启动两次独立的存储器操作所需间隔的最小时间可靠性平均故障间隔时间MTBF功耗16§5.2随机存取存储器掌握：SRAM与DRAM的主要特点几种常用存储器芯片及其与系统的连接存储器扩展技术17一、静态存储器SRAM181.SRAM的基本存储电路存储元由6个MOS管组成的双稳电路构成，存储信息稳定。p199T1,T2,T3,T4组成双稳态触发器，T3,T4是T1,T2的负载。若T1截止,则A=1,使T2导通,于是B=0。而B=0保证了T1截止，处于稳定状态。反之，T1导通,T2截止,为另一种稳定状态。T5,T6行向选通门,T7,T8列向选通门（公用）,分别受行/列选线上电平的控制。2.SRAM的特点用双稳态触发器存储信息。速度快（<5ns），不需刷新，外围电路比较简单，但集成度低（存储容量小，约1Mbit/片），功耗大。在PC机中，SRAM被广泛地用作高速缓冲存储器Cache。对容量为M*N的SRAM芯片，其地址线数=㏒2M；数据线数=N。反之，若SRAM芯片的地址线数为K，则可以推断其单元数为2K个。19203.典型SRAM芯片掌握：

主要引脚功能工作时序与系统的连接使用21典型SRAM芯片SRAM6264：容量：8KX8b外部引线图6264外部引脚图226264芯片的主要引线地址线：A0------A12；数据线：D0------D7；输出允许信号：OE；写允许信号：WE；选片信号：CS1，CS2。6264D7-D0A12-A0OEWECS1CS26264外部引线图6264操作与控制信号对应关系23246264的工作过程写操作

工作时序6264的工作过程读操作254.半导体存储器总线接口原理深入理解8088总线信号主存储器的编址半导体存储器与总线的连接方式26278088总线A19-A0A15-A0MEMR、MEMWIOR、IOW存储器输入/输出RD、WRIO/M（1）8088总线信号（2）微机中的主内存微机中的主内存可能由多片存储芯片（存储体）构成；每片存储器芯片（每个存储体）上都含若干存储单元，每个存储单元在整个内存空间中都必须具有惟一的地址。2829（3）存储器编址001100001111000001011010低位地址高位地址30存储器编址片选地址（高位）片内地址（低位）内存地址微型机中的主存储器采用高位地址交叉访问方式用高位地址选择芯片，低位地址选择芯片内的单元若芯片容量（单元数）为m，则：低位地址的位数=316264芯片的编址片首地址A19A12A0A19A12A00000000000000XXXXXXXXXXXXXX1111111111111片尾地址32（4）存储器与系统总线的连接001100001111000001011010CS00译码器1CS存储器构建原理：33高位交叉访问存储器的连接原理示意图：低位地址用于选择芯片上的单元高位地址用于选中芯片346264芯片与系统的连接D0~D7A0A12•••WEOECS1CS2•••A0A12MEMWMEMR译码电路高位地址信号D0~D7SRAM62648088总线+5V┇355.译码电路所谓译码就是将输入的一组二进制编码变换为一个特定的输出信号。将输入的一组高位地址信号通过变换，产生一个有效的输出信号，用于选中某一个存储器芯片，从而确定了该存储器芯片在内存中的地址范围。用专门的译码器或基本逻辑门电路实现36译码方式全地址译码部分地址译码37（1）全地址译码特点：用全部的高位地址信号作为译码信号；使存储器芯片的每一个单元都占据一个唯一的内存地址。386264芯片全地址译码例A19A18A17A16A15A14A13&1CS11SRAM6264CS2+5V01111000396264芯片全地址译码例片首地址A19A12A0A19A12A00000000000000111100011110001111111111111片尾地址该6264芯片的地址范围=F0000H~F1FFFH40全地址译码例若已知某SRAM6264芯片在内存中的地址为：

3E000H～3FFFFH试画出将该芯片连接到系统的译码电路。41全地址译码例设计步骤：写出地址范围的二进制表示；确定各高位地址状态；设计译码器。片首地址A19A12A0A19A12A00000000000000001111100111111111111111111片尾地址（3E000H～3FFFFH）42全地址译码例A19A18A17A16A15A14A13&1CS1高位地址：0011111SRAM6264CS2+5V0011111043（2）部分地址译码特点：用部分高位地址信号（而不是全部）作为译码信号；使被选中存储器芯片占有几组不同的地址范围。若全部高位地址信号的位数为m，译码信号的位数为i，则所选存储器芯片占有的地址范围数为：下例使用高6位地址作为译码信号，从而使被选中芯片的每个单元都占有两个地址，即这两个地址都指向同一个单元。44部分地址译码例两组地址：F0000H——F1FFFHB0000H——B1FFFHA19A17A16A15A14A13&16264CS1111000高位地址：1×110001011000，1111000456.应用举例将SRAM6264芯片与系统连接，使其地址范围为：38000H~39FFFH。使用74LS138译码器构成译码电路。46存储器芯片与系统连接例由题知地址范围：

00111000…

…

…0

00111001…

…

…1高位地址A19A12A047应用举例D0~D7A0A12•••WEOECS1CS2•••A0A12MEMWMEMRD0~D7A19G1G2AG2BCBA&&A18A14A13A17A16A15VCCY048二、动态随机存储器DRAM1.DRAM基本存储电路写入时，使字选线上为高电平，T1管导通，待写入的信息由位线D（数据线）存入Cs。读出时，同样使字选线上为高电平，T1管导通，则存储在Cs上的信息通过T1管送到D线上，再通过放大，即可得到存储信息。49由T1管和寄生电容Cs组成。单管动态基本存储电路注意：为节省面积，电容Cs不可能做得很大，一般使Cs<CD。这样，读出“1”和“0”时电平差别不大，故需鉴别能力高的读出放大器。Cs上信息被读出后，其电压由0.2V下降为0.1V，是破坏性读出。要保持原存信息，读出后必须重写。由于电容上存储的电荷不能长时间保存，总会泄漏，因此必须定时给电容补充电荷，称为“刷新”或“再生”。典型的刷新时间间隔为2ms。使用单管电路，其外围电路比较复杂。但因使用管子最少，4K以上容量较大的RAM，大多采用单管电路。50512.DRAM的特点存储元主要由电容构成；主要特点：存储信息不稳定，需要定时刷新。存储容量高（集成度高），功耗低，存取速度较低，价格便宜。DRAM芯片主要用作主内存。523.典型DRAM芯片2164A2164A：64K×1bit采用行地址和列地址来确定一个单元；行列地址分时传送，共用一组地址信号线；地址信号线的数量仅为同等容量SRAM芯片的一半。53主要引线行地址选通信号。用于锁存行地址；列地址选通信号。地址总线上先送上行地址，后送上列地址，它们分别在#RAS和#CAS有效期间被锁存在锁存器中。DIN：数据输入DOUT：数据输出WE=0WE=1WE：写允许信号RAS：CAS：数据写入数据读出54工作过程数据读出数据写入刷新工作时序读出行地址领先于行选通先有效，行选通后将行地址锁存，然后列地址上地址线，列地址选通锁存。读写信号为高电平，控制数据从存储单元输出到DOUT。55写入对行、列选通信号要求不变。写信号先于列选通有效，写入的数据信息必须在列选通有效前送入DIN，且在列选通有效后，继续保持一段时间，才能保证数据能正确写入。5657刷新将存放于每位中的信息读出再照原样写入原单元的过程---------刷新在刷新操作中，只有行选通起作用，即芯片只读取行地址，由于列选通无效，所以在刷新时，数据不会送到输出数据线上。刷新时序584.2164A在系统中的连接与系统连接图存储体592164A在系统中的连接DRAM2164A与系统连接的几点说明：芯片上的每个单元中只存放1位二进制码，每字节数据分别存放在8片芯片中；系统的每一次访存操作需同时访问8片2164A芯片，该8片芯片必须具有完全相同的地址；芯片的地址选择是按行、列分时传送，由系统的低8位送出行地址，高8位送出列地址。结论：每8片2164A构成一个存储体（单独一片则无意义）；每个存储体内的所有芯片具有相同的地址（片内地址），应同时被选中，仅有数据信号由各片分别引出。60三、存储器扩展技术611.存储器扩展用多片存储芯片构成一个需要的内存空间；各存储器芯片在整个内存中占据不同的地址范围；任一时刻仅有一片（或一组）被选中。

存储器芯片的存储容量等于：

单元数×每单元的位数字节数字长扩展单元扩展字长622.存储器扩展方法位扩展字扩展字位扩展扩展字长扩展单元数既扩展字长也扩展单元数63位扩展构成内存的存储器芯片的字长小于内存单元的字长时——需进行位扩展。位扩展：每单元字长的扩展。64位扩展例用8片2164A芯片构成64KB存储器。LS158A0~A7A8~A152164A2164A2164ADBABD0D1D70000HFFFFH.…65用8片2Kx1位的芯片组成容量为2Kx8位的存储器，各芯片的数据线分别接到数据总线的各位，而地址线的相应位及各控制线，则并联在一起。2Kx166位扩展方法：将每片的地址线、控制线并联，数据线分别引出。位扩展特点：存储器的单元数不变，位数增加。67字扩展地址空间的扩展芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联。片选端分别引出，以使每个芯片有不同的地址范围。68A0～A10DBABD0～D7A0~A10R/WCS2K×8D0～D7A0～A102K×8D0～D7D0～D7A0~A10CS译码器Y0Y1高位地址R/W字扩展示意图69字扩展例用两片64K×8位的SRAM芯片构成容量为128KB的存储器两芯片的地址范围分别为：20000H～2FFFFH30000H～3FFFFH

70字扩展例G1G2AG2BCBAY2Y3&MEMRMEMWA19A18A17A1674LS138高位地址：芯片1：0010芯片2：0011A19A18A17A16芯片1芯片271字位扩展设计过程：根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为L×K，要构成容量为M×N的存储器，需要的芯片数为：

（M/L）×（N/K）72字位扩展例用32Kb芯片构成256KB的内存。73§5.3

只读存储器（ROM）掩模ROM一次性可写ROM可读写ROM分类EPROMEEPROM（紫外线擦除）（电擦除）掩膜ROM掩膜ROM所保存的信息取决于制造工艺，一旦芯片制成后，用户是无法变更其结构的。这种存储单元中保存的信息，在电源消失后，也不会丢失，将永远保存下去。若地址信号为00，则选中第一条字线，该线输出为1，若有MOS管与其相连，该MOS管导通，对应的位线就输出为0，若没有管子与其相连，输出为1，所以，选中字线00后输出为0110。同理，字线01输出为0101。可编程序的ROM：PROM如果用户需要写入程序，则要通过专门的PROM写入电路，产生足够大的电流把要写入“1”的那个存储位上的二极管击穿，就意味着写入了“1”。读出的操作同掩膜ROM。这种存储器在出厂时，存储体中每条字线和位线的交叉处都是两个反向串联的二极管的PN结，字线与位线之间不导通，此时，意味着该存储器中所有的存储内容均为“0”。可擦除可编程序的ROM：EPROM首先，栅极浮空，没有电荷，没有导电通道，漏源级之间不导电，表明存储单元保存的信息为“1”。如果在漏源级之间加上+25V的电压，漏源极被瞬间击穿，电子通过SiO2绝缘层注入到浮动栅，浮动栅内有大量的负电荷。当高电压去除后，由于浮动栅周围是SiO2绝缘层，负电荷无法泄漏，在N基体内感应出导电沟道。导电沟道表明相应的存储单元导通，这时存储单元所保存的信息为“0”。一般情况下，浮动栅上的电荷不会泄漏，并且在微机系统的正常运行过程中，其信息只能读出而不能改写。如果要清除存储单元中所保存的信息，就必须将浮动栅内的负电荷释放掉。用一定波长的紫外光照射浮动栅，负电荷可以获得足够的能量摆脱SiO2的包围，以光电流的形式释放掉，这时，原来存储的信息也就不存在了。由这种存储单元所构成的ROM存储芯片，在其上方有一个石英玻璃的窗口，紫外线正是通过这个窗口来照射其内部电路而擦除信息的，一般擦除信息需用紫外线照射15～20分钟。电可擦除可编程ROM:EEPROM原理与EPROM类似，当浮动栅上没有电荷时，漏源极不导电，数据信息为“1”，当浮动栅带上电荷，漏源极导通，数据信息为“0”。在第一级浮动栅上面增加了第二级浮动栅，当VG电压为正，电荷流向第一级浮动栅(编程)，当VG电压为负，电荷从浮动栅流向漏极(擦除)，这个过程要求电流极小，可用普通电源(5V)供给VG。81ROM存储元件可看作是一个单向导通的开关电路。当字线上加有选中信号时:如果电子开关S是断开的，位线D上将输出信息1；如果S是接通的，则位线D经T1接地，将输出信息0。ROM存储信息原理82一、EPROM831.特点可多次编程写入；掉电后内容不丢失；内容的擦除需用紫外线擦除器。

842.EPROM27648K×8bit芯片地址信号：A0

——

A12数据信号：D0

——

D7输出信号：OE片选信号：CE编程脉冲输入：PGM其引脚与SRAM6264完全兼容.

853.2764的工作方式数据读出编程写入擦除标准编程方式快速编程方式编程写入：每出现一个编程负脉冲就写入一个字节数据86方式引脚状态VPP数据线状态读出00＋5V＋5VDOUT（输出）编程输入01宽50ms±5ms负脉冲＋21VDIN（输入）校验编程内容00＋5V＋21VDOUT（输出）禁止编程01无脉冲＋21V高阻抗EPROM存储芯片，在其上方有一个石英玻璃的窗口，紫外线正是通过这个窗口来照射其内部电路而擦除信息的，一般擦除信息需用紫外线照射15～20分钟。擦除后，每个单元数据为FFH8788二、EEPROM891.特点可在线编程写入；掉电后内容不丢失；电可擦除。902.典型EEPROM芯片98C64A8K×8bit芯片；13根地址线（A0

——

A12）；8位数据线（D0

——D7）；输出允许信号（OE）；写允许信号（WE）；选片信号（CE）；状态输出端（READY

/

BUSY）。98C64A913.工作方式数据读出编程写入擦除字节写入：每一次BUSY端变高写入一个字节自动页写入：每一次BUSY端变高写入一页（1~32字节）字节擦除：一次擦除一个字节片擦除：一次擦除整片时序92934.EEPROM的应用可通过程序实现对芯片的读写；仅当READY/BUSY=1时才能进行“写”操作“写”操作的方法：根据参数定时写入通过判断READY/BUSY端的状态进行写入仅当该端为高电平时才可写入下一个字节。P215例94四、闪速EEPROM特点：通过向内部控制寄存器写入命令的方法来控制芯片的工作方式。95工作方式数据读出编程写入：擦除读单元内容读内部状态寄存器内容读芯片的厂家及器件标记数据写入，写软件保护字节擦除，块擦除，片擦除擦除挂起，恢复96§5.4

高速缓存（Cache)了解：Cache的基本概念；基本工作原理；命中率；Cache的分级体系结构97Cache的基本概念设置Cache的理由：CPU与主存之间在执行速度上存在较大差异；高速存储器芯片的价格较高；设置Cache的条件：程序的局部性原理时间局部性：最近的访问项可能在不久的将来再次被访问空间局部性：一个进程所访问的各项，其地址彼此很接近98Cache的工作原理CPUCache主存DBDBDB命中存在不命中99Cache的命中率访问内存时，CPU首先访问Cache，找到则

“命中”，否则为“不命中”。命中率影响系统的平均存取速度。Cache存储器系统的平均存取速度=

Cache存取速度×命中率+RAM存取速度×不命中率例如：RAM的存取时间为8ns，CACHE的存取时间为1ns，CACHE的命中率为90%。则存储器整体访问时间由没有CACHE的8ns减少为：

1ns×90%+8ns×10%=1.7ns

速度提高了近4倍。在一定的范围内，Cache越大，命中率就越高，但相应成本也相应提高Cache与内存的空间