第七章 时序逻辑电路第八章 逻辑部件

第七章时序逻辑电路

一、时序电路的框图表示：（P248图9.1)

二、时序电路的分类：同步时序电路：有统一的时钟控制异步时序电路：没有统一的时钟控制对于同步时序电路，只有在时钟脉冲到来时，电路的状态才发生变化；对于异步时序电路，其状态的改变是由输入信号的变化直接引起的。

三、时序电路的分析与设计

第八章逻辑部件逻辑部件由基本逻辑电路组成，具有对二进制数据或代码进行寄存、运算、传送、变换等功能。是数字系统和电子计算机的基本组成单元。前面曾结合组合逻辑电路的应用介绍过加法器、译码器、多路选择器、多路分配器等，下面再结合时序电路的特点，介绍几种基本逻辑部件。一、寄存器寄存器是数字系统和计算机中用来存放数据或代码的一种基本逻辑部件，它由多位触发器连接而成。从具体用途来分，它有多种类型，如运算器中的数据寄存器、存储器中的地址寄存器、控制器中的指令寄存器、I/O接口电路中的命令寄存器、状态寄存器等等。从基本功能上来分类，分为“没有移位功能的代码寄存器”和“具有移位功能的移位寄存器”。（一）代码寄存器主要用来接收、寄存和传送数据或代码一个由D触发器构成的4位代码寄存器如下图所示：由图可见，4位输入数据同时进入寄存器，寄存器的四个输出端是同时有效的，这样的寄存器称为“并行输入并行输出”(Parallel-InputParallel-Output)寄存器。代码寄存器常常需要接收控制和清零功能，如下图所示：同步清零方式QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKLOADCLEARIN4IN3IN2IN1OUT4OUT3OUT1OUT2当LOAD=1(CLEAR=0)时，时钟脉冲到来，数据进入寄存器。当CLEAR=1时，时钟脉冲到来，将整个寄存器清0；当CLEAR=0时，寄存器可以进行正常的数据输入操作。异步清零方式下图所示的代码寄存器，其清0操作是通过触发器的复位端CLR来实现的，称为异步(Asynchronous)清0方式。在这种方式下，清零方式独立于时钟CLOCK。它与上图所示的清0方式不同，那里是靠时钟脉冲本身将D端的“0”打入触发器的。QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDIN4IN3IN2IN1CLEARCLOCK由JK触发器组成的4位代码寄存器JQQKSETCLRJQQKSETCLRIN4IN1OUT4OUT1LOADCLEARCLOCK以上几种代码寄存器全为“并入-并出”寄存器。在介绍了移位寄存器后，还会看到“并入-串出”、“串入-并出”以及“串入-串出”的寄存器。（二）移位寄存器

具有使代码或数据移位功能的寄存器称为移位寄存器。它是计算机和数字电子装置中常用的逻辑部件。1.移位寄存器的构成(1)串入-串出的右移寄存器：QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKINPUTOUTPUT(2)并入-串出的右移寄存器QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRD+++ABCDCLOCK移位控制并行输入控制串行输出(3)串入-并出的移位寄存器n位移位寄存器并行输出移位脉冲移位控制串行输入(4)双向移位寄存器QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRD+++CLOCK左移输入右移输入+右移控制左移控制双向移位寄存器的控制与操作：左移控制右移控制操作00把寄存器清001右移10左移11不允许2.移位寄存器的应用例1：利用移位寄存器进行代码在两个寄存器间的串行相互传送。(A)(B)——如图10.7；(A)(B)，且要求A的内容不变——图10.8。例2：移位寄存器在数据通信中的应用：移位寄存器A移位寄存器B并行数字系统A并行数字系统B例3：利用移位寄存器实现码序列检测器时间选通(三）累加寄存器二进制数a和b分别存放在寄存器RA和RB之中，通常表示为(RA)=a,(RB)=b.实现a和b相加，并把和数存放在RA之中，可表示为：RA(RA)+(RB).寄存器RA称为累加寄存器，简称累加器。它是计算机算术逻辑部件的基本组成部件。注意，它既是存放操作数的寄存器，又是存放操作结果的寄存器。

累加寄存器RAiRBiaibi二、串行加法器前面讨论的加法器称为并行加法器。相加的二进制数有多少位就相应需要多少位全加器电路，各位的加法操作是并行进行的。在实际使用中，对于速度要求不高的场合，还可采用串行加法器。串行加法器典型的时序电路框图时序电路的基本组成时序电路的基本组成如下图所示：

关系式：

Zi=gi(x1,…,xn;y1,…,yr)i=1,…,m

Yi=hi(x1,…,xn;y1,…,yr)i=1,…,r组合电路Z1Zm时序电路输出x1xn时序电路的输入存储电路内部输入，y1…yr（存储电路输出）内部输出，Y1…Yr（存储电路输入）比较：串行加法器结构比并行加法器简单，所用设备较省。但串行加法器速度比并行加法器慢，实现n位二进制数相加，串行加法器需要n个CP脉冲才能完成，而并行加法器只需一个CP脉冲即可完成。三、计数器（一）二进制异步计数器：工作特性：各级触发器的翻转不是同时的，每位触发器的翻转要依赖于前一位触发器从1到0的翻转。二进制异步计数器工作波形：逐级波形的二分频二进制异步计数器的状态转换表计数脉冲序号Q3Q2Q1Q3(n+1)

Q2(n+1)Q1(n+1)00000011001010201001130111004100101510111061101117111000(二)二进制同步计数器特点：计数脉冲同时作用到各位触发器的CP端，当计数脉冲到来后，该翻转的触发器都同时翻转。同步计数器也称并行计数器。1.二进制同步加1计数器计数器的“模”：计数器工作时总是从某个起始状态出发，依次经过所有状态后完成一次循环，通常称一次循环所包括的状态数为计数器的“模”。3位二进制同步加1计数器的状态转换图如右图所示(可见,该计数器的模为8).其状态转换表同前面的二进制异步计数器.用D触发器构成三位二进制同步加1计数器第一步：列出状态转换表（简称状态表）第二步：列出触发器的激励函数表（简称激励表），以求出各触发器的D端激励函数表达式。激励表与次态真值表的表示形式不同：次态真值表：自变量：触发器的输入和现态因变量：次态激励表：自变量：触发器的现态、次态因变量：输入也可以说，激励表说明的是触发器从现态转到某种次态时对其输入条件的要求。各种触发器的激励表可以从次态真值表直接推出。从次态真值表推出激励表(以D触发器为例)

D触发器的次态真值表D触发器的激励表输入现态次态DQQn+1

000010101111现态次态输入QQn+1

D000100011111三位二进制加1计数器的激励表现态次态输入Q3Q2Q1Q3(n+1)

Q2(n+1)Q1(n+1)D3D2D1000001001001010010010011011011100100100101101101110110110111111111000000第三步：利用卡诺图化简，得到D3,D2,D1的激励函数表达式：

第四步：根据激励函数表达式画出逻辑图计数脉冲2.二进制同步减1计数器其状态图与二进制同步加1计数器相似，仅流向相反。3.可逆计数器：兼有递加和递减两种功能的计数器，也称双向计数器。P278：由T触发器及有关控制电路构成的可逆二进制同步计数器。(三)非二进制计数器类型：十进制、八进制、循环码等

举例：用D触发器设计8421编码的十进制加1计数器：第一步：列状态转换表状态转换表Q4Q3Q2Q1Q4(n+1)Q3(n+1)Q2(n+1)Q1(n+1)000000010001001000100011001101000100010101010110011001110111100010001001100100001010d1

d0

d1d1

1011d0

d1

d0

d0

1100d1d1

d0

d1

1101d0

d1

D0