第6章 微型计算机中的存储器

第6章微型计算机中的存储器存储器概述随机读写存储器RAM只读存储器ROM存储器的扩展6.1.1性能指标

存储器的职能就相当于计算机中各部分的“信息交换中心”和“数据仓库”。因此存储器的“速度”和“容量”便成为计算机系统性能的两项重要指标，也是推动存储器不断发展的两个主要因素。

1、存储容量：指存储器芯片能存储的二进制信息量。存储容量=单元数×数据位数即字数×字长通常以KB（210B）、MB（220B）、GB（230B）、TB（240B）为单位。

2、存取速度：用存取时间、存取周期衡量。存取时间TA：CPU访问一次存储器所需的时间。存取周期TAC

：连续两次访问存储器所需最小间隔时间。

3、功耗：每个存储单元所耗的功率。维持功耗：当芯片未被选中，工作在维持方式，输出端为高阻态，功耗下降。操作功耗：正常工作时的功耗。μw/单元

4、可靠性：用平均无故障时间来衡量。106～108小时6.1存储器概述6.1.2半导体存储器分类半导体存储器磁介质存储器（外存）光存储器双极型：存取速度快，但集成度低，功耗大、成本高，一般用于大型计算机或高速微机中；MOS型掩膜ROM一次性可编程PROM紫外线可擦除EPROM电可擦除E2PROM可编程只读存储器FLASH读写存储器RAM只读存储器ROM（按读写功能分类)（按器件原理分类）静态SRAM动态DRAM：集成度高但存取速度较低，一般用于需要较大容量的场合。集成IRAM：将刷新电路集成在DRAM内速度较快，集成度较低，功耗较高，一般用于对速度要求高、而容量不大的场合。(按存储原理分类)按存储介质分类6.1.3半导体存储器芯片的基本结构

6.2随机读写存储器6.2.1

静态RAM(SRAM)一、基本存储电路行选择线T1T2ABT3T4+5VT5T6CD列选择线T7T8I/OI/OT1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。基本存储电路简化图SEDoDi它可存储一位信息由若干个基本电路采用同一根选择线，可以组成一个基本存储单元Do2Di2Do1Di1SEDo0Di0Do7Di7它每次可以存储或读出8位信息由若干个存储单元可以组成一个芯片A0～Ak片内译码电路存储单元存储单元存储单元SE0SE1

SEiD0～D7R/W由若干个芯片可扩展内存（存储体）N—所需芯片个数为了减小体积，芯片内部通常采用矩阵式结构二、SRAM的典型芯片存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CS1、CS2读写WE、OE功能表+5VWECS2A8A9A11OEA10CS1D7D6D5D4D3NCA12A7A6A5A4A3A2A1A0D0D1D2GND123456789101112131428272625242322212019181716156264工作方式CS1CS2WEOED7～D0未选中未选中读操作写操作1×00×011××10××01高阻高阻输出输入6264功能表返回6.2.2

动态RAM（DRAM）一、基本存储电路行选择线T1B存储电容CA列选择线T2I/O刷新放大器电容上存有电荷时，表示存储数据A为逻辑1；行选择线有效时，数据通过T1送至B处；列选择线有效时，数据通过T2送至芯片的数据引脚I/O；为防止存储电容C放电导致数据丢失，必须定时进行刷新；动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）

集成度高，但速度较慢，价格低，一般用作主存。DRAM的基本存储单元是单个场效应管及其极间电容必须配备“读出再生放大电路”进行刷新每次同时对一行的存储单元进行刷新每个基本存储单元存储二进制数一位许多个基本存储单元形成行列存储矩阵DRAM一般采用“位结构”存储体：每个存储单元存放一位需要8个存储芯片构成一个字节单元每个字节存储单元具有一个地址NCDINWERASA0A2A1VDDNCCASDOUTA6A3A4A5VCC12345678161514131211109存储容量为16K×116个引脚：7根地址线A6～A01根数据输入线DIN1根数据输出线DOUT行地址选通RAS列地址选通CAS读写控制WEDRAM芯片2116二、DRAM的典型芯片

说明：存储地址需要分两批传送行地址选通信号RAS有效，开始传送行地址随后列地址选通信号CAS有效，传送列地址，CAS相当于片选信号读写信号WE读/写有效数据从DOUT引脚输出或从DIN引脚输入采用“仅行地址有效”方法刷新行地址选通RAS有效，传送行地址列地址选通CAS无效，没有列地址芯片内部实现一行存储单元的刷新没有数据输入输出存储系统中所有芯片同时进行刷新DRAM必须每隔固定时间就刷新三、DRAM芯片的刷新方式

集中刷新：在2ms时间内集中一段时间进行刷新，在这段时间内存储器不能进行读写操作，将这段时间称为死时间。

分散刷新：在几ms时间内每隔一段时间刷新一次。（需设刷新与读写选择电路，冲突时会增加读/写周期的时间）

异步刷新：在每一个指令周期中利用CPU不进行访问操作的时间进行刷新。6.3只读存储器ROM6.3.1

掩膜型ROM

信息制作在芯片中，不可更改Vcc地址选通1D3D2D1D0

掩膜ROM是靠MOS管是否跨接来决定0、1的，当跨接时对应位信息位0，当没有跨接时对应信息为1。

6.3.2

可编程只读ROM

允许一次编程，此后不可更改D7D6D5D4D3D2D1D0Vcc地址选通1

PROM是靠存储单元中的熔丝是否熔断决定信息0、1的，当熔丝烧断时对应位信息就是0，当没有烧断时对应信息就是1。

6.3.3可擦除可编程只读ROM一、基本存储电路

用紫外光擦除，擦除后可编程；并允许用户多次擦除和编程。

编程是电荷注入浮栅的栅极的过程，此时浮栅导通，选通此位时即读出0；若没有注入电荷浮栅截止，即读出1。当紫外线照射30分钟时，电荷形成光电流消失，恢复原状态1。

Vcc字线数据线浮栅二、典型EPROM芯片2764功能表VppA12A7A6A5A4A3A2A1A0D0D1D2GNDVccPGMNCA8A9A11OEA10CED7D6D5D4D312345678910111213142827262524232221201918171615存储容量为8K×828个引脚：13根地址线A12～A08根数据线D7～D0片选CE编程PGM读写OE编程电压VPP工作方式CEOEPGMA9VPPDO7～DO0读出001×＋5V输出读出禁止011×＋5V高阻维持1×××＋5V高阻Intel标识00＋12V1＋5V输出编码编程01负脉冲×＋21V输入编程校验001×＋21V输出编程禁止1×××＋21V高阻2764功能表返回6.3.4电可擦除可编程只读ROM

采用加电方法在线进行以字节为单位擦除和编程，也可多次擦写。内设编程所需高压脉冲产生电路，可在线写入，但写入时间较长。存储容量为8K×828个引脚：13根地址线A12～A08根数据线I/O7～I/O0片选CE读写OE、WE功能表NCA12A7A6A5A4A3A2A1A0I/O0I/O1I/O2GNDVccWENCA8A9A11OEA10CEI/O7I/O6I/O5I/O4I/O31234567891011121314282726252423222120191817161528C64EEPROM28C64A的功能返回0×112VOE1×00WE输出高阻输入高阻0100读出备用写入擦除I/O7～I/O0CE工作方式6.4.1存储器与CPU的连接

CPU对存储器进行访问时，首先要在地址总线上发地址信号，选择要访问的存储单元，还要向存储器发出读/写控制信号，最后在数据总线上进行信息交换。因此，存储器与CPU的连接实际上就是存储器与三总线中相关信号线的连接。一、存储器与控制总线的连接

在控制总线中，与存储器相连的信号线为数不多，如8086/8088最小方式下的M/IO(8088为M/IO)、RD和WR，最大方式下的MRDC、MWTC、IORC和IOWC等，连接也非常简单，有时这些控制线(如M/IO)也与地址线一同参与地址译码，生成片选信号。

6.4

存储器的扩展二、存储器与数据总线的连接

对于不同型号的CPU，数据总线的数目不一定相同，连接时要特别注意。

8086CPU的数据总线有16根，其中高8位数据线D15D8接存储器的奇存储体，低8位数据线D7D0接存储器的偶存储体，根据BHE(选择奇存储体)和A0(选择偶存储体)的不同状态组合决定对存储器做字操作还是字节操作。

8位机和8088CPU的数据总线有8根，存储器为单一存储体组织，没有奇偶存储体之分，故数据线连接较简单。

三、存储器与地址总线的连接

对于由多个存储芯片构成的存储器，其地址线的译码被分成片内地址译码和片选地址译码两部分。片内地址译码用于对各芯片内某存储单元的选择，而片选地址线主要用于产生片选信号，以决定每一个存储芯片在整个存储单元中的地址范围，片选地址线的地址译码一般有以下三种方式：全译码、部分译码和线选法译码。6.4.2存储器与CPU的连接要考虑的问题1CPU总线的负载能力

CPU在设计时，一般输出线的直流负载能力为带一个TTL负载或20个MOS负载，现存储器都为MOS电路，直流负载很小，主要的负载是电容负载，故在小型系统中，CPU是可以直接与存储器相连的，而较大的系统中，就要考虑CPU能否带得动，需要时就要加上缓冲器，由缓冲器的输出再带负载。2存储器的地址分配和片选当多片存储器存在时，如何选片选信号。3CPU与存储器的时序配合问题

CPU的访存时间必须大于所用外部存储器的最大存取时间。4控制信号的连接如：IO/M、RD、WR等5地址译码方式线选译码部分译码全译码6.4.3

存储器的扩展（设系统为8088最小模式）一、位扩展（只加大位长，存储体的字数与存储器芯片字数一致）用64K×1bit的RAM芯片扩展实现64KB存储器

进行位扩展时，模块中所有芯片的地址线和控制线互连形成整个模块的地址线和控制线，而各芯片的数据线并列（位线扩展）形成整个模块的数据线（8bit宽度）。

本例采用线选方式。

⑧64K*1I/O⑦64K*1I/O⑥64K*1I/O⑤64K*1I/O④64K*1I/O③64K*1I/O②64K*1I/O

cs①64K×1I/OD0D7…A16M/IOA0~A15RDWR≥1二、字扩展（只加大字长，存储体的位数与存储器芯片位数一致）用8K×8bit的2764芯片扩展实现16KB存储器

进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线——

片选线。本例采用全译码方式。CS8K*8A0~12OED0~7CS8K*8A0~12OED0~7A0~A12M/IORDD0~D7A13

A14

A15

A18

A16

A17

A19

译码器Y0Y1Y7………G1G2AG2BCBA&≥1三、字位同时扩展用16K×4bit的RAM芯片扩展实现32KB存储器

首先对芯片分组进行位扩展，以实现按字节编址；

其次设计芯片组的片选进行字扩展，以满足容量要求；本例采用部分译码方式。16K×416K×4A0~A13RDWRD0~D3D4~D7A15A1416K×416K×4M/IOGBA译码器6.4.4

存储体与CPU的连接

例1：用2K×8bit的6116组成8KB的存储体与8086CPU连接。1组：08000H~08FFFH2组：09000H~09FFFHG1G2AY0G2BCY1BAA0~10CS2K*8D0~7OEWEA0~10CS2K*8D0~7OEWEA0~10CS2K*8