电工电子技术,数电

第1章门电路与组合逻辑电路第2章触发器和时序逻辑电路第三篇数字电子技术第三篇1.1数字电路概述1.3组合逻辑电路分析第1章门电路与组合逻辑电路第三篇1.2门电路门电路逻辑代数组合逻辑电路分析及其应用。第1章门电路与组合逻辑电路学习要点第三篇第一节数字电路概述一、

模拟电路与数字电路的区别模拟信号：在时间上和数值上连续的信号。数字信号：在时间上和数值上不连续的（即离散的）信号。uu模拟信号波形数字信号波形tt对模拟信号进行传输、处理的电子线路称为模拟电路。对数字信号进行传输、处理的电子线路称为数字电路。（1）工作信号是二进制的数字信号，在时间上和数值上是离散的（不连续），反映在电路上就是低电平和高电平两种状态（即0和1两个逻辑值）。（2）在数字电路中，研究的主要问题是电路的逻辑功能，即输入信号的状态和输出信号的状态之间的逻辑关系。（3）对组成数字电路的元器件的精度要求不高，只要在工作时能够可靠地区分0和1两种状态即可。二、数字电路的特点（1）便于集成与系列化生产，成本低廉，使用方便；（2）工作准确可靠，精度高，搞干扰能力强。（3）不仅能完成数值计算，还能完成逻辑运算和判断，运算速度快，保密性强。（4）维修方便，故障的识别和判断较为容易。三、

数字电路的优点

数字电路的优越性能使其得到广泛的应用和迅猛的发展。数字电路不仅在计算机、通信技术中应用广泛，而且在医疗、检测、控制、自动化生产线以及人们的日常生活中，也都产生了越来越深刻的影响。

获得高、低电平的基本方法：利用半导体开关元件（二极管、三极管）的导通、截止（即开、关）两种工作状态来实现。

逻辑0和逻辑1：

电子电路中通常把高电平表示为逻辑1；把低电平表示为逻辑0。（正逻辑）

逻辑门电路：用以实现基本和常用逻辑运算的电子电路。简称门电路。

基本和常用门电路有与门、或门、非门（反相器）、与非门、或非门、与或非门和异或门等。第二节基本门电路1.“与”门电路

当决定某事件的全部条件同时具备时，结果才会发生，这种因果关系叫做“与”逻辑，也称为逻辑乘。（1）“与”逻辑关系F=AB与逻辑功能：有0出0，全1出1。“与”门真值表“与”门电路图符号

一个“与”门的输入端至少为两个，输出端只有一个。（2）实现与逻辑关系的电路称为与门。

与门的输入端可以有多个。下图为一个三输入与门电路的输入信号A、B、C和输出信号F的波形图。ABCF有0出0有0出0全1出1“与”逻辑（逻辑乘）的运算规则2.“或”门电路

当某事件发生的全部条件中至少有一个条件满足时，事件必然发生，当全部条件都不满足时，事件决不会发生，这种因果关系叫做“或”逻辑，也称为逻辑加。（1）“或”逻辑关系F=A+B或逻辑功能：有1出1，全0出0。

（2）实现或逻辑关系的电路称为或门。“或”门真值表“或”门电路图符号

一个“或”门的输入端也是至少两个，输出端只有一个。

或门的输入端也可以有多个。下图为一个三输入或门电路的输入信号A、B、C和输出信号F的波形图。ABCF全0出0全0出0有1出1“或”逻辑（逻辑乘）的运算规则3.“非”门电路

当某事件相关的条件不满足时，事件必然发生；当条件满足时，事件决不会发生，这种因果关系叫做“非”逻辑。（1）“非”逻辑关系非逻辑功能：给1出0，给0出1。F=A输入A为高电平1(3V)时，三极管饱和导通，输出F为低电平0（0V)；输入A为低电平0(0V)时，三极管截止，输出F为高电平1（3V)。逻辑非（逻辑反）的运算规则“非”门真值表

一个“非”门的输入端只有1个，输出端只有一个。将与门、或门、非门组合起来，可以构成多种复合门电路。由与门和非门构成与非门(1).与非门与非门的逻辑功能：有0出1；全1出0。与非门真值表4.复合门电路内含4个两输入端的与非门，电源线及地线公用。内含两个4输入端的与非门，电源线及地线公用。由或门和非门构成或非门或非门的逻辑功能：全0出1；有1出0。或非门真值表(2).或非门(3).与或非门异或门和同或门的逻辑图符号异或门功能：相异出1；相同出0。异或门真值表(4).异或门同或门真值表同或门功能：相同出1；相异出0。(5).同或门.讨论题

F=ABC是三输入的与门；G是非门。两个TTL与非门的输出端可以直接连接吗？为什么？逻辑函数F=ABC和G=A各为何门？画出它们的逻辑图符号和写出其真值表.

不可以，因为当两个与非门的输出电平不相等时两个门的输出级就形成了低阻通道，使电流过大，从而烧坏器件，本节学习结束Goodbye!

一、计数制与代码1.计数制

计数制是用表示计数值符号的个数（称为基数）来命名的。日常生活中，人们常用的计数制是十进制，而在数字电路中通常采用的是二进制，有时也采用八进制和十六进制。基数：指在该进位制中可能用到的数码的个数。如二进制有0和1两个数码，因此基数是2；十进制有0－9十个数码，基数是10。位权：任意一种进位制的数中，每一位的数码代表的权不同，例如十进制数535=5×102+3×101+5×100，显然百位的5代表500,个位的5代表5个；其中位权是10的幂。两个概念第三节组合逻辑电路分析基础（1）十进制特点①十进制计数的基数是10；②十进制数的每一位必定是0～9十个数码中的一个；③十进制数低位和相邻高位之间的进位关系是“逢10进1”；④同一个数字符号在不同的数位代表的权不同，权是10的幂。（2）二进制特点①二进制计数的基数是2；②二进制数的每一位必定是1和0两个二进制数码中的一个；③二进制数低位和相邻高位之间的进位关系是“逢2进1”；④同一个数字符号在不同的数位代表的权不同，权是2的幂。（3）八进制和十六进制八进制特点①八进制计数的基数是8；②八进制数的每一位必定是0～7中八个数码中的一个；③八进制数低位和相邻高位之间的进位关系是“逢8进1”；④同一个数字符号在不同的数位代表的权不同，权是8的幂。十六进制特点①十六进制计数的基数是16；②十六进制数的每一位必定是0～9A～

F中十五个数码中的一个；③十六进制数低位和相邻高位之间的进位关系是“逢16进1”；④同一个数字符号在不同的数位代表的权不同，权是16的幂。５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５同样的数码在不同的数位上代表的数值不同。＋

任意一个十进制数都可以表示为各个数位上的数码与其对应的权的乘积之和，称为位权展开式。(5555)10＝5×103

＋5×102＋5×101＋5×100(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－2又如：即：2.数制转换任意进制数按位权展开后，即可以转换为十进制数。二进制数与八进制数之间的相互转换1101010.01000＝(152.2)8（2）八进制数转换为二进制数：将每位八进制数用3位二进制数表示。

=011111100.010110(374.26)8（1）二进制数转换为八进制数：将二进制数由小数点开始，整数部分向左，小数部分向右，每3位分成一组，不够3位补零，则每组二进制数便是一位八进制数。111010100.0110000＝(1D4.6)16=（101011110100.01110110）2(AF4.76)16二进制数与十六进制数之间的相互转换，按照每4位二进制数对应于一位十六进制数进行转换。二进制数与十六进制数之间的相互转换十进制数转换成二进制数原理：将整数部分和小数部分分别进行转换。对整数部分采用基数连除法；小数部分采用基数连乘法。转换后再合并。整数部分—除2取余法；小数部分—乘2取整法。整数部分——除2取余法小数部分——乘2取整法所以：(44.375)10＝(101100.011)2采用基数连除、连乘法，可将十进制数转换为二进制数，再根据二进制与任意进制之间的转换规则，进而转换为任意进制数。练习把下列二进制数转换成八进制数（10011011100）2=（）8（11100110110）2=（）8把下列二进制数转换成十六进制数（1001101110011011）2=（）16（1110010011010110）2=（）16把下列十进制数转换成二进制、八进制数和十六进制数（364.3125）10=（）2=（）16=（）8(4.5）10=（）2=（）16=（）8

3.二进制代码用以表示十进制数码、字母、符号等信息的一定位数的二进制数称为代码。二-十进制代码：用4位二进制数b3b2b1b0来表示十进制数中的0~9

十个数码。简称BCD码。

2421码的权值依次为2、4、2、1；余3码由8421BCD码每个代码加0011得到；格雷码是一种循环码，其特点是任意相邻的两个字码，仅有一位代码不同，其它位相同。用四位自然二进制码中的前10个数码来表示十进制数码，让各位的权值依次为8、4、2、1，称为8421BCD码。

二、逻辑函数的化简1.逻辑代数的公式、定律和逻辑运算规则逻辑代数的基本定律(A+B)(A+C)=AA+AB+AC+BC(A+B)(A+C)=A+BC=A+AB+AC+BCAA=A=A(1+B+C)+BC含有A的项提取=A+BC1+B+C=1证明：A+A=1A·1=1证明：A+AB=A+B若两个乘积项中分别包含同一个因子的原变量和反变量，而其他因子都相同时，则这两项可以合并成一项，并消去互为反变量的因子。2.逻辑函数的代数化简法逻辑函数化简的意义：逻辑表达式越简单，实现它的电路越简单，电路工作越稳定可靠。运用摩根定律运用分配律运用分配律利用公式Ａ＋Ａ＝1，将两项合并为一项，并消去一个变量。如果乘积项是另外一个乘积项的因子，则这另外一个乘积项是多余的，可消去。运用摩根定律利用公式Ａ＋ＡＢ＝Ａ，消去多余的项。利用公式Ａ＋ＡＢ＝Ａ＋Ｂ，消去多余的变量。

如果一个乘积项的反是另一个乘积项的因子，则这个因子是多余的，可消去。运用吸收律利用公式Ａ＝Ａ（Ｂ＋Ｂ），为某一项配上其所缺的变量，以便用其它方法进行化简。利用公式Ａ＋Ａ＝Ａ，为某项配上其所能合并的项。3.逻辑函数的卡诺图化简法（1）

最小项

设有n个变量，它们组成的与项中每个变量或以原变量或以反变量形式出现一次，且仅出现一次，此与项称之为

n个变量的最小项。对于n个变量就可构成

2n个最小项，分别记为mn；

其中下标值n：当各最小项变量按一定顺序排好后，用1代替其中的原变量，0代替其中的反变量，便得一个二进制数，该二进制数的等值十进制即为n的值。例如：三变量的8个最小项可以表示为：ABC=m0ABC=m1ABC=m2ABC=m3ABC=m4ABC=m5ABC=m6ABC=m7

同理，两变量有4个最小项：00（m0），01（m1），10（m2），11（m3）；四变量有16个最小项m0～m15.

最小项性质：对于任意一个最小项，只有一组变量的取值使它的值为1；任意两个最小项的乘积恒等于零；n个变量的2n个最小项之和等于1。m0m1m2m3m4m5m6m7ABCABCABCABCABCABCABCABC00000101001110010111011101234567编号最小项ABC序号逻辑函数被表达成一系列乘积项之和，则称之为“与或”表达式。如果构成函数的“与或”表达式中每一个乘积项(与项)均为最小项时，则这种表达式称之为最小项标准式，且这种表示是唯一的。如：F(A,B,C)=AC+AB+BC=ABC+ABC+ABC+ABC=m2

＋m3

＋m5

＋m7=∑m(2,3,5,7)函数的最小项标准式（2）

卡诺图

卡诺图是逻辑函数真值表的一种图形表示，卡诺图原则上不受变量个数的限制，利用卡诺图可以有规律地化简逻辑函数表达式，并能直观地写出逻辑函数的最简式。卡诺图是一种平面方格阵列图，它将最小项按相邻原则排列到小方格内。卡诺图的画图规则：任意两个几何位置相邻的最小项之间，只允许有一个变量的取值不同。m0m1m2m3AB0101两变量的卡诺图三变量的卡诺图m0m1m4m5ABC000101m3m2m7m61110四变量的卡诺图m0m1m4m5ABCD00010001m3m2m7m61110m12m13m8m9m15m14m11m101110用卡诺图表示逻辑函数

F=m1+m2+m5+m7

，其真值表和卡诺图标注如下：例：01324576BCA11110001111001①把给定的逻辑函数化为最小项标准式；②按变量数画出相应卡诺图；③把最小项标准式中含有的最小项在方格内标“1”④所有标有“1”的小方格就是该逻辑函数中的项。行号ABCFmi0123456700000101001110010111011101100101m0m1m2m3m4m5m6m7

F1=AC+ABC+BC

将函数化为标准式，即：

F1=ABC+ABC+ABC+ABC+ABC=m1+m4+m5+m6+m7=∑m(1,4,5,6,7)F1的卡诺图如下：例：m0m1m4m5ABC000101m3m2m7m6111011111也可以按逻辑函数式中“与、或”的几何含义直接把函数标注到卡诺图上。例：F2=ABC+AC+BCm0m1m4m5ABC000101m3m2m7m6111011111用卡诺图化简逻辑函数的基本原理

2个小方格相邻时，可以合并为一项，同时消去一个互非的变量；4个小方格组成一个大方块，或组成一行（列），或在相邻两行（列）的两端，或处于四角时，可以合并为一项，同时消去两个互非的变量；8个小方格组成一个长方形，或处于两边的两行（两列），可合并为一项，同时消去三个互非的变量；如果逻辑变量为5个或5个以上时，在用卡诺图化简时，合并的小方格应组成正方形或长方形，同时满足相邻原则（不一定是几何上的相邻）。①

根据变量的数目，画出函数的卡诺图；合并最小项的规律：化简的步骤：②

合并最小项，即把可以合并的最小项用卡诺圈圈起来；③按每个圈作为一个乘积项，将各乘积项相加，写出化简后的与或表达式。例：化简F1=m(1,4,5,9,11,12,13,14,15)第一步：将函数F1表示在卡诺图中；ABCD00010001111011100111000011011110函数式中含有的最小项用“1”标在对应的方格内，其它方格标“0”。第二步：选择出必要极大圈，注意卡诺圈只能圈住相邻的最小项为2n，即相邻2个方格；4个方格；8个方格；16个方格……第三步：消去卡诺圈内互非的变量，写出化简后的与或表达式。即：F1=BC+AB+CD+AD例：化简F2=m(1,2,3,4,5,7,14,15)ABCD00010001111011100111111000001100F2=ABC+AD+ABC+ABC由卡诺图化简后可得：例：F3=AB+AB+ABC+ABCABC00010111101111可得：F3=A这三个2个方格的卡诺圈各消去一个互非的变量D。4个方格的卡诺圈消去两个互非的变量B和C。1练习1.F＝AB+AB·(C+D)·E化简下列逻辑函数式2.F=AB+AC+BC3.F=m(0,8,9,10,11,12,13,14,15)本节学习结束Goodbye!作业：P229

5、7

三、组合逻辑电路（一）组合逻辑电路的分析在数字电路中，如果任意时刻的输出信号，仅取决于该时刻输入信号逻辑取值的组合，而与输入信号作用前电路原有的状态无关，这类数字电路称为组合逻辑电路。所谓分析，就是根据给定的逻辑电路，找出其输出信号和输入信号之间的逻辑关系，确定电路的逻辑功能。组合逻辑电路的一般分析步骤如下：①用逐级递推法写出输出逻辑函数与输入逻辑变量之间的关系；②用公式法或者卡诺图法化简，写出最简逻辑表达式；③根据最简逻辑函数式列出功能真值表；④根据真值表写出逻辑功能说明，以便理解电路的作用。当输入A、B、C中有2个或3个为1时，输出Y为1，否则输出Y为0。所以这个电路实际上是一种3人表决用的组合电路：只要有2票或3票同意，表决就通过。化简后例：

1

2

3

4

（二）

组合逻辑电路的设计组合逻辑电路的设计是根据给定的实际逻辑功能，找出实现该功能的逻辑电路。组合逻辑电路设计步骤如下：①根据给出的条件，找出什么是逻辑变量，什么是逻辑函数，用字母设出，另外用0和1各表示一种状态，找出逻辑函数和逻辑变量之间的关系；②根据逻辑函数和逻辑变量之间的关系列出真值表，并根据真值表写出逻辑表达式；③化简逻辑函数；④根据最简逻辑表达式画出逻辑电路；⑤验证所作的逻辑电路是否能满足设计的要求（特别是有约束条件时要验证约束条件中的最小项对电路工作状态的影响）。用与非门设计一个交通报警控制电路。交通信号灯有红、绿、黄3种，3种灯分别单独工作或黄、绿灯同时工作时属正常情况，其他情况均属故障，出现故障时输出报警信号。设红、绿、黄灯分别用A、B、C表示，灯亮时其值为1，灯灭时其值为0；输出报警信号用F表示，正常工作时F值为0，出现故障时F值为1。列出真值表如下：

1

例：

2

3

4

5

练习&&&&ABSi&Ci1.分析下面电路的逻辑功能2.用与非门设计一个三变量的判偶电路。3.用与非门设计一个四变量的多数表决电路。其中A为主裁判，同意时占两分，其他裁判同意时占1分，只要得3分就通过。本节学习结束Goodbye!

由于中、大规模集成电路的出现，组合逻辑电路在设计概念上发生了很大的变化，现在已经有了逻辑功能很强的组合逻辑器件，常用的组合逻辑电路部件有加法器、数值比较器、编码器、译码器、数据选择器和数据分配器等。灵活地应用它们，将会使组合逻辑电路在设计时事半功倍。下面我们向大家介绍其中的一些组合逻辑器件。

（三）常用组合逻辑电路及其芯片编码:将具有特定含义的信息编成相应二进制代码的过程。编码器

变量编码器

二-十进制编码器被编信号

二进制代码

编码器

1.编码器编码器(即Encoder):实现编码功能的电路。编码器

普通编码器

优先编码器

二-十进制编码器

10线—4线编码器是将十进制数码转换为二进制代码的组合逻辑电路。常用的集成芯片有74LS147等。74LS147的逻辑符号和管脚功能12345678161514131211109I1~I9为输入信号端；A~D为输出端，均为低电平有效。74LS14774LS147编码器真值表输入输出×××××××××××××××××0×××××××01××××××011×××××0111××××01111×××011111××0111111×011111110111111111111011001111000100110101011110011011110ABCDIIIIIIIII

987654321从真值表中可以看出，当无输入信号或输入信号中无低电平“0”时，输出端全部为高电平“1”；若输入端I9为“0”时，不论其它输入端是否有输入信号输入，输出为0110（1001的反码）；再根据其它输入端的输入情况可以得出相应的输出代码，I9的优先级别最高，I1的优先级别最低。变量编码器

变量编码器的输出位数为n时，输入端的数量为2n。下面以8线—3线优先编码器74LS148为例，介绍这类编码器的功能及应用。1234567816151413121110974LS148显然，74LS147芯片是一种优先编码器。在优先编码器中优先级别高的信号排斥级别低的信号，具有单方面排斥的特性。74LS148的管脚排列图管脚排列图中，I0～I7为输入信号端，Y0

～Y2为输出端，S为使能输入端，YS为使能输出端，YEX为扩展输出端。

S为使能输入端，只有S＝0时，编码器正常工作,S＝1时编码器禁止工作。

YS为使能输出端，当使能输入端S＝０时，允许工作时，如果I0～I7

有信号输入，YS＝1；若I0～I7

无信号输入，YS＝0。

YEX为扩展输出端，当S＝０时，只要有编码信号，YEX就是低电平。74LS148优先编码器真值表输入输出1000000000××××××××11111111×××××××0××××××01×××××011××××0111×××01111××011111×01111110111111111111100000101001110010111011111100101010101010101I0I2I1I3I5I4I7I6SY2Y0YSYEXY1利用使能端的作用，可以用两块74LS148扩展为16线—4线优先编码器。74LS148优先编码器的扩展应用当高位芯片的使能输入端为“0”时，允许对I8～I15编码，当高位芯片有编码信号输入时，YS为1，它控制低位芯片处于禁止状态；若当高位芯片无编码信号输入时，YS为0，低位芯片处于编码状态。高位芯片的YEX端作为输出信号的高位端，输出信号的低三位由两块芯片的输出端对应位相“与”后得到。在有编码信号输入时，两块芯片只能有一块工作于编码状态，输出也是低电平有效，相“与”后就可以得到相应的编码输出信号。译码:是编码的逆过程,将表示特定意义信息的二进制代码翻译成为人们识别的特定信息。

译码器变量译码器代码变换译码器显示译码器二进制代码与输入代码对应的特定信息

译码器2.译码器译码器(即Decoder):实现译码功能的电路。变量译码器变量译码器的输入、输出端数的关系是：当有n个输入端，就有2n个输出端。而每一个输出所代表的函数对应于n个输入变量的最小项。常见的变量译码器有74LS138（3线—8线译码器），74LS154（4线—16线译码器），74LS131（带锁存的3线—8线译码器）等。1234567816151413121110974LS138

由74LS138芯片的管脚排列图可以看出，它是一个有16个管脚的数字集成电路，除电源、“地”两个端子外，还有三个输入端A2、A1、A0，八个输出端Y0～Y7，三个使能端E1、E2A、E2B。74LS138译码器输入：3位二进制代码输出：8个互斥的信号74LS138译码器真值表输入输出

×10×1010101010101010××××××00000101001110010111011111111111111111110111111110111111110111111110111111110111111110111111110111111110E2AA2＋E2BY3Y5Y4A0A1E1Y2Y0Y7Y6Y1逻辑函数F＝AB＋BC＋AC

的最小项为：74LS138译码器可实现逻辑函数CB“1”A74LS138&F用74LS138还可以实现三变量或两变量的逻辑函数。因为变量译码器的每一个输出端的低电平都与输入逻辑变量的一个最小项相对应，所以当我们将逻辑函数变换为最小项表达式时，只要从相应的输出端取出信号，送入与非门的输入端，与非门的输出信号就是要求的逻辑函数。例：利用74LS138实现逻辑函数F＝AB＋BC＋AC

解：F＝AB＋BC＋AC

＝ABC＋ABC＋ABC＋ABC

＋ABC

＋ABC

＝∑m( 1,2,3,4,5,6)构成的逻辑电路图显示译码器用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。数码显示器是常用的显示器件之一。（1）

数码显示器b=c=f=g=1，a=d=e=0时c=d=e=f=g=1，a=b=0时共阴极数码显示管共阴极数码显示器真值表（2）七段显示译码器七段显示译码器是用来与数码管相配合、把以二进制BCD码表示的数字信号转换为数码管所需的输入信号。常用的七段显示译码器型号有：

74LS46、74LS47、74LS48、74LS49等。下面通过对74LS48的分析，了解这一类集成逻辑器件的功能和使用方法。74LS4812345678161514131211109IB/YBR74LS48管脚排列图：74LS48功能真值表000000011111×1000111111101×1100101111011×1010001111001×1001100110111×1000110110101×1111001110011×1111111110001×1111000001111×1001111101101×1101101101011×1011001101001×1111100100111×1110110100101×1011000000011×111111100000111000000000000010000000××××0××1111111××××1×0功能显示abcdefgA3A2A1A0IB/YBRIBRLT试灯熄灭灭0显示0显示1显示2显示3显示4显示5显示6显示显示9显示8显示7无显示显示显示显示显示3.加法器ABSCCO∑半加器:HalfAdder，简称HA。它只将两个1位二进制数相加，而不考虑低位来的进位。

输入输出ABSC0000011010101101全加器:FullAdder,简称FA。能将本位的两个二进制数和邻低位来的进位数进行相加。

输入输出AiBiCi-1SiCi0000000110010100110110010101011100111111AiBiSiCiCO∑CICi-1多位加法器:实现多位加法运算的电路。

串行进位加法器超前进位加法器其低位进位输出端依次连至相邻高位的进位输入端，最低位进位输入端接地。因此，高位数的相加必须等到低位运算完成后才能进行，这种进位方式称为串行进位。运算速度较慢。其进位数直接由加数、被加数和最低位进位数形成。各位运算并行进行。运算速度快。串行进位加法器举例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加数A输入A3A2A1A0B3B2B1B0B3B2B1B0加数B输入

低位的进位输出CO依次加到相邻高位的进位输入端CI。相加结果读数为

C3S3S2S1S0和数进位数4.数据选择器数据选择器:在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，称为数据选择器，也叫做多路开关。

逻辑表达式D04选1数据选择器D1D2D3YA1A0下图所示4选1数据选择器，其输入信号的四路数据通常用D0、D1、D2、D3来表示；两个地址选择控制信号分别用A1、A0表示；输出信号用Y表示，Y可以是4路输入数据中的任意一路，由地址选择控制信号A1、A0来决定。当A1A0=00时，Y=D0；A1A0=01时，Y=D1；A1A0=10时，Y=D2；A1A0=11时，Y=D3。见下面真值表。输入数据地址变量集成数据选择器

74LS151是一种典型的集成电路数据选择器。如图所示是74LS151的管脚排列图。它有三个地址端A2A1A0。可选择D0-D7八个数据，具有两个互补输出端W和W。VCCD4D5D6D7（a）符号图;(b)管脚图A2A1A0

W1×××00000001001000110100010101100111

01D0

D0

D1

D1D2D2D3D3D4D4D5D5D6D6D7D774LS151的功能表数据选择器的扩展:在用两片74LS151连接成一个十六选一的数据选择器,十六选一的数据选择器的地址输入端有四位，最高位A3的输入可以由两片八选一数据选择器的使能端接非门来实现，低三位地址输入端由两片74LS151的地址输入端相连而成，当A3=0时,低位片74LS151工作,根据地址控制信号A3A2A1A0选择数据D0-D7输出；A3=1时,高位片工作,选择D8-D15进行输出。例:

试用八选一数据选择器74LS151产生逻辑函数解:

把逻辑函数变换成最小项表达式：八选一数据选择器的输出逻辑函数表达式为若将式中A2、A1、A0用A、B、C来代替,D0=D1=D3=D6=1,D2=D4=D5=D7=0，画出该逻辑函数的逻辑图。讨论题编码器在数字电路中的作用是什么？编码器的输入是二进制数还是特定信息？8线-3线编码器的输入有几个？数据选择器的输出端Y由电路中的什么信号来控制？何谓译码器？译码器的输入和输出哪个是二进制数？哪个是特定信息？构成组合逻辑电路的基本单元是什么？三变量有几个最小项？由最小项构成的方块图称为什么？多看、多练、多思考作业：P194

11.3，11.5本章学习结束Goodbye!上节回顾

编码器在数字电路中的作用是什么？编码器的输入是二进制数还是特定信息？8线-3线编码器的输入有几个？数据选择器的输出端Y由电路中的什么信号来控制？何谓译码器？译码器的输入和输出哪个是二进制数？哪个是特定信息？构成组合逻辑电路的基本单元是什么？三变量有几个最小项？由最小项构成的方块图称为什么？多看、多练、多思考第2章触发器和时序逻辑电路2.1触发器2.2计数器2.3寄存器2.4集成555定时器了解和熟记各类触发器的功能及其触发方式；掌握时序逻辑电路的分析方法；理解计数器、寄存器的概念和功能分析。第2章触发器和时序逻辑电路学习要点第三篇2.1触发器

触发器是构成时序逻辑电路的基本单元电路。触发器具有记忆功能，能存储一位二进制数码。触发器有三个基本特性：

（1）有两个稳态，可分别表示二进制数码0和1，无外触发时可维持稳态；（2）外触发下，两个稳态可相互转换（称翻转）；（3）有两个互补输出端。

以下按触发器的电路结构、触发方式、逻辑功能分别进行介绍。由两个与非门构成的基本RS触发器。2.1.1.RS触发器1.基本RS触发器一对具有互非关系的输出端，其中Q的状态称为触发器的状态。一对输入端子均为低电平有效。电路结构&1&2QQSDRD基本RS触发器的工作原理①当RD=0、SD=1时：Qn+1=0，置0功能；SD端称为置“1”端，只要它为低电平，输出即为“1”。RD端称为清“0”端，只要它为低电平，输出即为“0”。SDRD

QnQn+1000不定001不定010101111000101011001111②当RD=1、SD=0时：Qn+1=1，置1功能；③当RD=1、SD=1时：Qn+1不变，保持；④当RD=0、SD=0时：Qn+1不定，禁止态。基本RS触发器的次态真值表特征方程：Qn+1=SD+RD

•

Qn约束条件：

SD

+RD=1基本RS触发器的波形图反映触发器输入信号取值和输出状态之间对应关系的图形称为波形图。置0置1置1禁止保持置1置1保持不定QQ

利用基本RS触发器的记忆功能消除机械开关振动引起的干扰脉冲。

机械开关（a）电路(b)

输出电压波形干扰脉冲应用举例A有0就置1B有0就置0利用基本RS触发器消除机械开关振动的影响（a）电路（b）电压波形

在数字电路中，一般包含多个触发器，为了使它们步调一致地协调工作，为触发器引入了同步控制信号。

同步触发器（时钟触发器或钟控触发器）：具有时钟脉冲CP控制的触发器。该触发器状态的改变与时钟脉冲同步。

CP：控制时序电路工作节奏的固定频率的脉冲信号，一般是矩形波。同步触发器的状态更新时刻：受CP输入控制。触发器更新为何种状态：由触发输入信号决定。2.

同步RS触发器二者不受CP的控制，低电平有效。多用于建立电路的初始状态，正常工作时，应使这两个输入端处于高电平。

可控RS触发器电路及逻辑符号如图所示。电路在基本RS触发器电路基础上增加了由G3、G4与非门构成的控制门。当输入控制信号CP为0时，控制门被封锁；当CP为1时，控制门被打开。、

：直接置位端：直接复位端

CＰ＝0时，触发器保持原来状态不变。CＰ＝1时，工作情况与基本RS触发器相同。

钟控RS触发器功能真值表主要特点（1）时钟电平控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0保持波形图基本RS触发器和钟控的RS触发器都是采用电平触发方式。电平触发方式的钟控RS触发器有一个显著的毛病—存在“空翻”现象。所谓空翻，就是指：在CP=1期间，若输入RS的状态发生多次变化，输出Q将随着发生多次变化。2.1.2

JK触发器当触发器出现空翻现象时，一般就无法确切地判断触发器的状态了，由此造成触发器的使用受到限制。为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了能够抑制空翻现象的主从式触发器、边沿触发方式的JK触发器和D触发器等。本节向大家介绍的JK触发器是功能完善、使用灵活和通用性较强的一种触发器。常用型号有74LS112、CC4027和74LS276等。JK触发器的工作原理

由两个可控RS触发器串联组成，分别称为主触发器和从触发器。输出端Q和Q分别通过反馈线连接到主触发器的输入端R1和S1上，利用Q和Q的互补性以确保R1和S1不会同时为“1”，以便去掉约束条件。J和K为JK触发器的两个输入信号端。CP输入端为主触发器的控制信号，CP为从触发器的控制信号。

01电路结构（1）接收输入信号的过程CP=1时，主触发器被打开，可以接收输入信号J、K，其输出状态由输入信号的状态决定；但由于CP=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。工作原理10（2）输出信号变化的过程当CP下降沿到来时，即CP由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在CP=1期间接收的内容被主触发器存储起来。同时，由于CP由0变为1，从触发器被打开，可以接收由主触发器送来的信号，触发器的输出状态由主触发器的输出状态决定。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。01工作原理逻辑功能分析保持功能置0功能置1功能翻转功能功能表波形图置1置0翻转保持集成JK触发器74LS112的引脚排列图

74LS112芯片中包括两个JK触发器，因此也称为双JK触发器，采用边沿触发方式。管脚排列图中的J和K是控制信号输入端；Q和Q是互非的输出端；CP是时钟脉冲输入端；SD、RD是直接置1端和置0端；字符前面的数字是区分两个触发器的标志数字。2.1.3D触发器在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。D触发器就是这样得到的。管脚排列图D触发器的次态方程式：2.1.4T触发器

T触发器具有保持和翻转两种功能。如果让T触发器的输入恒为1，则T触发器就成为T´触发器，显然，T´触发器只具有翻转一种功能。检验学习结果何谓“空翻”现象？抑制“空翻”可采取什么措施？能否写出JK触发器的状态真值表？本书共介绍了几类触发器？能否准确地说出各类触发器的功能？答案在书中找你能不能根据逻辑图符号来区别触发器的触发方式？

能够累计输入脉冲个数的电路称为计数器。计数器可用于定时、分频、时序控制等。2.2计数器

计数器可按以下几种情况分类:按计数体制分：二进制、任意进制计数器（常用十进制计数器）。

按计数器中的数字增减分：加计数器、减计数器、加/减（可逆）计数器。

按计数器中的触发器是否同时翻转分：异步计数器和同步计数器。三位异步二进制加法计数器

由于3个触发器都接成了T＇触发器，所以最低位触发器F0每来一个时钟脉冲的下降沿（即CP由1变0）时翻转一次，而其他两个触发器都是在其相邻低位触发器的输出端Q由1变0时翻转，即F1在Q0由1变0时翻转，F2在Q1由1变0时翻转。2.2.1二进制计数器三位异步二进制加计数器的波形图F0每输入一个时钟脉冲翻转一次。F1在Q0由1变0时翻转。F2在Q1由1变0时翻转。实现了二分频实现了四分频实现了八分频从状态表或波形图可以看出，从状态000开始，每来一个计数脉冲，计数器中的数值便加1，输入8个计数脉冲时，就计满归零，所以作为整体，该电路也可称为八进制计数器。由于这种结构计数器的时钟脉冲只加至最低位触发器，其他各位触发器则由相邻低位触发器的输出Q来触发翻转，即用低位输出推动相邻高位触发器，3个触发器的状态只能依次翻转，并不同步，这种结构特点的计数器称为异步计数器。异步计数器结构简单，但计数速度较慢。状态转换真值表三位异步二进制减法计数器

F0受CP的下降沿直接触发，每输入一个时钟脉冲翻转一次。其他高位触发器均受相邻低位的下降沿（即Q的上升沿）触发。F1在Q0由0变1时翻转，F2在Q1由0变1时翻转。减法计数器也具有分频的功能。由状态表可看出，减法计数器的特点与加法相反：每输入一个CP脉冲Q2Q1Q0的状态减1，当输入8个计数脉冲CP后，Q2Q1Q0减小到0，完成一个计数周期。由时序图可以看出，除最低位触发器F0受CP的下降沿直接触发外，其他高位触发器均受相邻低位的下降沿（即Q的上升沿）触发。同样，减法计数器也具有分频的功能。CPQ0Q1Q23个JK触发器都接成T触发器,可构成一个同步二进制计数器F0每输入一个时钟脉冲翻转一次F1在Q0=1时，在下一个CP触发沿到来时翻转。F2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。2.2.2十进制计数器选用4个CP下降沿触发的JK触发器F0、F1、F2、F3。

F0：每来一个CP计数脉冲翻转一次；

F2：在Q0

和Q1都为1时，再来一个计数脉冲才翻转；

F3：在Q0、Q1和Q2都为1时，再来一个CP计数脉冲才翻转，但在第10个脉冲到来时Q3应由1变为0；

F1：在Q0为1时，再来一个CP计数脉冲才翻转，但在Q3为1时不得翻转；1、同步十进制加法计数器驱动方程例：分析图示计数器为几进制计数器。列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在CP计数脉冲触发下各触发器的状态。在第1个CP计数脉冲触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个CP计数脉冲时计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。2.2.3集成计数器1、集成异步计数器

常用的TTL型集成异步计数器芯片很多。这里介绍典型集成异步十进制计数器芯片74LS290（74LS90仅管脚排列不同）的逻辑功能及其应用。

74LS290是常见的异步二-五-十进制计数器，也称十进制计数器。它由4个下降沿触发JK触发器组成，能实现异步二进制、五进制、十进制计数功能。通过变换外部电路它可以灵活地组成其他各种进制的计数器。74LS290的内部电路、管脚排列及逻辑功能示意图

S9A、S9B---置“9”端ROA、ROB---置“0”端CP0、CP1为计数输入端Q3Q2Q1Q0---输出端NC表示空脚Q3Q2Q1Q0=1001（置9）××

S9A·S9B=1××Q3Q2Q1Q0=0000（置0）××ROA·ROB=1S9A·S9B=0Q0Q1Q2Q3CP1CP0S9BS9AROBROA输出输入5421码十进制计数↓Q38421码十进制计数Q0↓五进制计数↓0二进制计数0↓S9A·S9B=0ROA·ROB=074LS290的逻辑功能表

异步计数器一般没有专门的进位信号输出端，通常可以用本级的高位输出信号驱动下一级计数器计数，即采用串行进位方式来扩展容量。100进制计数器用74LS290构成N进制计数器4位集成同步二进制加法计数器74LS161①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CTP=CTT=1时，按4位自然二进制码同步计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。用集成计数器构成N进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得N进制计数器。用74LS161构成十二进制计数器将状态1100反馈到清零端归零将状态1011反馈到置数端归零用异步归零构成十二进制计数器，存在一个极短暂的过渡状态1100。十二进制计数器从状态0000开始计数，计到状态1011时，再来一个CP计数脉冲，电路应该立即归零。然而用异步归零法所得到的十二进制计数器，不是立即归零，而是先转换到状态1100，借助1100的译码使电路归零，随后变为初始状态0000。16×16=256用74LS161构成256进制和60进制计数器用74LS161构成8421码60进制和24进制计数器检验学习结果时序逻辑电路有何特点？什么是同步时序逻辑电路？何谓异步时序逻辑电路？试用74LS161集成计数器构成一个十二进制计数器？要求用反馈预置法实现。你能否用74LS290构成一个八进制计数器？答案在书中找8位二进制数需几个触发器来存放？

计算机等数字系统中，能够暂时存放数码（或指令代码）的数字部件称为寄存器。寄存器由触发器及门电路构成，具有数据输入、输出和清零等功能。

一个触发器可以存储1位二进制代码，存放n位二进制代码的寄存器，需用n个触发器来构成。由于D触发器的输出状态与输入端的状态相同，所以寄存器多用边沿型D触发器组成电路。

按照功能的不同，可将寄存器分为数码寄存器和