章 中规模集成时序逻辑设计

第九章中规模集成时序逻辑设计

§9.1计数器在数字逻辑系统中，使用最多的时序电路要算计数器了。它是一种对输入脉冲信号进行计数的时序逻辑部件。9.1.1计数器的分类1.按数制分

（1）二进制计数器。按自然态序循环经历2n个独立状态，因此又可称作模M=2n进制计数器。（2）非二进制计数器。在计数时所经历的独立状态数不为M≠2n，称为非二进制计数器。如十进制、八进制、十二进制、十六进制计数器等。2.按计数增减方式分

（1）加计数器。按输入一个脉冲就进行一次加1运算的计数器称为加计数器。（2）减计数器。按输入一个脉冲就进行一次减1运算的计数器称为减计数器。（3）可逆计数器。既可作加运算，又可作减运算的计数器称为可逆计数器。当然可逆计数器不可能同时作两种运算，它是在加减控制信号的作用下，某一时刻作加运算或作减运算。3.按计数脉冲输入方式分

（1）同步计数器。计数脉冲接到计数器所有触发器的CP输入端。应翻转的触发器是同时翻转计数的叫同步计数器。（2）异步计数器。计数脉冲并不引入计数器所有触发器的CP端。触发器的翻转有先有后，不是同时发生的计数叫异步计数器。9.1.2集成计数器

1.同步集成计数器

典型的中规模集成电路计数器74LS191是一个四位同步二进制加/减计数器。其逻辑电路图及逻辑符号如图9.1.1(a),(b)所示。①当S=0,LD=1时，电路处于计数状态，这时各个触发器输入端的逻辑方程为：T0=1T1=U/DQ0+U/DQ0T2=U/D(Q0Q1)+U/D(Q0Q1)T3=U/D(Q0Q1Q2)+U/D(Q0Q1Q2)

74LS191的电路与符号图9.1.1(a)(b)所示图9.1.1②分析上式可以看出：

若U/D=0时，计数器74LS191作加法计数。若U/D=1时，计数器74LS191作减法计数。③附加功能：74LS191除了作加/减计数时，还有预置数控制端LD。当LD=0时，电路处于预置数状态，D0至D3的数据立刻被置入F0至F3中，而不受时钟输入信号CP1的控制。因此称异步式预置数。S是使能控制端：当S=1时，T0至T3全部为0，这时F0至F3保持不变。C/B是进位/借位输出端：当作加法计数时U/D=0，且Q3Q2Q1Q0=1111时，C/B=1有进位输出；在减法计数时U/D=1，Q3Q2Q1Q0=0000时，C/B=1有借位输出。74LS191的功能真值表如表9.1.1所示。CP1SLDU/D工作状态XX￪￪1X001011XX01保持预制数加法计数减法计数2.异步集成计数器

中规模集成电路74LS290是典型的异步BCD码十进制计数器，其逻辑电路图及逻辑符号如图9.1.2(a),(b)所示。图9.1.2（1）功能分析如图9.1.2所示的电路：

①FA触发器是具有T功能的一个二进制计数器，若在CPA端输入时钟脉冲，则QA的输出信号是CPA脉冲二分频。②FBFCFD三个触发器构成的逻辑电路是一个异步五进制计数器，其CPB为计数脉冲输入端，QD为输出端。即QD的输出信号是CPB脉冲的五分频。③若将CPB与QA相连，同时以CPA为输入计数脉冲端。QD的输出为十进制计数器(或十分频器)。因此，又将这个电路称为二、五、十进制异步计数器。

（2）电路的功能真值表输入输出CPR01R02S91S92QAQBQCQDx11x11x0x1x01001000000001x00x0xx0x0x00x0x计数状态分析74LS290的功能真值表

①直接复位输入端R01,R02：当R01=R02=1，且S91,S92中有“0”时，可使各触发器清为零。②置“9”输入端S91,S92:当S91=S92=1时，可使触发器FA和FD置“1”，而FB和FC置“0”，使得计数器处于8421BCD码中的“9”，其状态QDQCQBQA=1001,这就是置“9”功能。③计数状态：在置“9”输入端S91,S92和复位输入端R01,R02中均有“0”电平时，74LS290可实现计数功能。

9.1.3任意进制计数器的构成方法

例9.1.1用74LS191和适当的逻辑门电路构成模12减法计数器。

解：设计数器初始状态Q3Q2Q1Q0为1111，其状态转换序列为图9.1.3所示。由上述状态转换计数规律，结合74LS191功能表分析，运用反馈复位法，可得如下图:图9.1.4逻辑图说明：在图中，S=0,U/D=1,CP1=CP为计数脉冲输入端，LD端用作初始状态设置端和计数状态控制端。在初始状态时，使LD=0，而在累减计数状态时，使LD=1。在开始工作时，LD=0,74LS191置入初始值1111，使LD=1时。在计数脉冲作用下进行减1计数。当计数输出由0100变为0011时，通过“或”门和“与”门使LD=0，重新设置初始状态，再继续进行减1计数。例9.1.2用74LS290和适当的门电路构成64进制计数器，采用5421BCD码计数解：根据题意，用两片74LS290和一个四输入“与”门电路可构成M=64的计数器。其中(Ⅰ)片为个位片，(Ⅱ)为十位片。如图9.1.5所示。分析图9.1.5所示电路

若不接反馈信号，74LS290(Ⅰ)、74LS290(Ⅱ)分别构成的是5421BCD码十进制计数器，由于(Ⅱ)片的计数脉冲输入端CPB接(Ⅰ)片的最高位输出端QA，因此两片74LS290就串接成5421BCD码的一个百进制计数器。由于两片74LS290的R01,R02输入端均接到十位片(Ⅱ)的QA(5)QB(1)和个位片(Ⅰ)的QD(4)相与的与门输出端，因此这两片74LS290构成的计数器在QA(Ⅱ)QD(Ⅱ)QC(Ⅱ)QB(Ⅱ)QA(Ⅰ)QD(Ⅰ)QC(Ⅰ)QB(Ⅰ)输出状态为10010100(64)时，反馈复位信号会使它们清成全0。这时正好是从全0开始输入了64个脉冲，所以它构成的是模数为64的计数器。§9.2寄存器

寄存器是用于寄存数据或运算结果二值代码的逻辑部件。它具有接收数据、存放数据和传送数据的功能。在实际应用中，除有上述基本功能外，还应具有左移、右移、串行和并行输入、串行和并行输出、预置及清零多种功能。

9.2.1基本的寄存器集成寄存器的种类很多,不同集成寄存器存贮数据的位数不同。74LS175是最基本的四位寄存器，其逻辑电路结构如图9.2.1。

74LS175逻辑电路图

该寄存器采用单拍接收方式。当CP脉冲上升沿到来时，D0至D3四位数据并行输入到寄存器，四位数据由Q0至Q3并行输出，所以称这种寄存器为并行输入、并行输出寄存器。表9.2.1为74LS175功能真值表输入输出CrCPDQQ0111x0x01x001110保持原态9.2.2集成移位寄存器

1.74LS194是比较典型的移位寄存器，它是由四个RS触发器和一些门电路组成的双向移位寄存器，有多种工作方式可以选择。74LS194逻辑符号如图9.2.2表9.2.2是功能表。在功能表中，CR是异步清零端，CP是移位时钟脉冲输入端,S0,S1是控制方式选择端，SL是左移串行输入端，SR是右移串行输入端，D0至D3为并行输入端，Q0至Q3为并行输出端，Q0是左移串行输出端，Q3是右移串行输出端。图9.2.2表9.2.274LS194功能表功能输入信号输出CRS1S0CPSlSRD0D1D2D3Q0Q1Q2Q3清0保持送数左移右移保持011111xxxx11011000x0xxxxxxx0x10x1xxxxxxxxxxxD0D1D2D3xxxxxxxxxxxxxxxxxxxx0000Q0Q1Q2Q3D0D1D2D30Q0Q1Q21Q0Q1Q2Q1Q2Q30Q1Q2Q31Q0Q1Q2Q3控制选择功能分析74LS194基本功能为：异步清零，保持数据，送数，左移，右移。后四种由S1S0控制选择完成：（1）S1S0=11时，在CP控制下，74LS194并行将D0至D3数据送到Q0至Q3端，故称同步并行送数。（2）S1S0=00时，74LS194输出维持不变，故称74LS194输出状态动态保持，以区别无CP脉冲时的74LS194输出状态的保持。S1S0=01时，实现右移操作。S1S0=10时，实现左移操作。9.2.3移位型计数器

移位型计数器是以移位寄存器为主体构成的同步计数器。这种计数器只需对第一级进行设计，其它各级按移位关系连接。移位型计数器状态迁移关系不能任意指定，受移位关系的限制。移位型计数器有两种常用类型，环形计数器和扭环型计数器。1.环形计数器

环形计数器是将移位寄存器的最后一级输出反馈到第一级串行输入端SR，特点是构成的计数器模数M和所用触发器个数n相等。结构上其反馈函数f(Q0,Q1，…,Qn)=Qn。74LS194构成的4位环形计数器

图9.2.3给出了用74LS194构成的4位环形计数器及状态迁移图。如起始状态为1000，其状态迁移为1000、0100、0010、0001，但存在无效循环和死态(如0和15)，即无自校正能力。具有自校正能力的一种修正电路

图9.2.4给出了具有自校正能力的一种修正电路，它利用预置功能，有效地消除了无效循环。由于环形计数器的每个工作状态只有一个触发器的输出为1或者为0，因此，不需要译码电路，就可用于顺序脉冲发生器。但环形计数器状态利用率低，16个状态只用了4个。图9.2.42.扭环形计数器

扭环形计数器又叫约翰逊计数器，它是将移位寄存器最后一级输出的反变量反馈到第一级输入端而构成的。这样构成的计数器的模数M为所用触发器个数n的2倍，存在无效循环和无自启动功能。如果用74LS194构成扭环形计数器，Q3输出取反后送SR即可。电路如图9.2.5所示。这是一个不能自行启动的电路，在工作之前需要置0，使其进入工作状态。如图9.2.5(a)为有效循环，图9.2.5(b)为非工作状态的无效循环。图9.2.5扭环形计数器9.3计数器的应用9.3.1脉冲信号分配器将输入时钟脉冲信号经过一定的分频后，分别送到各路输出的逻辑电路，称为脉冲信号分配器。它经常用来产生各种定量信号。图9.3.1是脉冲信号分配器的组成原理框图。

P0P1P7M计数器译码器CP模M=4

的环形计数器构成的脉冲信号分配器如图9.3.2所示。当环行计数器工作在每个状态中只有一个“1”的循环状态时，它就是一个脉冲信号分配器。当CP端不断输入系列脉冲时，Q0---Q3端将依次输出正脉冲，并不断循环。例9.3.1试用74LS161和74LS138构成信号分配器。1、74LS161的功能真值表（表9.3.1）当RD=0时为清零。CPRDLDEPET工作状态xxx01111x0111xxxx01x011清零预置数保持保持（C=0）计数当RD=1，LD=0时，预置数状态。当RD=LD=1，EP=0，EF=1时，保持。当RD=LD=EP=EF=1，工作在计数状态。如图9.3.3所示9.3.2序列信号发生器在数字信号的和数字信号的测试中，有时要用到一组特定的串行数字信号，通常把这种串行数字信号叫做序列信号，产生序列信号的电路称为序列信号发生器。1.

用计数器和数据选择器组成的序列信号发生器：下面用8位的序列信号“00010111”，时间顺序为自左向右，可用一个八进