第2章89C51单片机硬件结构和原理

第2章89C51单片机硬件结构和原理

89C51系列单片机的结构；89C51系列单片机引脚及其功能；存储器配置；CPU时序；复位及复位电路；输入/输出端口结构

2.1

89C51单片机内部结构及特点一、89C51单片机的基本组成

89C51单片机的基本结构见下图。

MCS-51系列单片机为Intel公司产品,1980年推出。MCS-51系列单片机有:8051,8751,803180c51BH,80c31BH…它们的基本组成、基本性能和指令系统都是相同的。

89C51单片机是ATMEL、PHILIPS、SST公司的产品：89C51＝80C31＋373＋FlashROM给单片机的开发及应用带来很大的方便第2章89C51单片机硬件结构和原理89C51单片机结构框图80C51CPU振荡器和时序OSC64KB总线扩展控制器数据存储器256BRAM/SFR2×16位定时器/计数器可编程I/O程序存储器4KBROM可编程全双工串行口外中断内中断控制并行口串行通信外部时钟源外部事件计数第2章89C51单片机硬件结构和原理含有：1.

一个8位CPU80C512.

128B/256BRAM/SFR3.4KBFlashROM

（8051/8052是掩膜ROM，8751/8752是EPROM，但8031、8032、80C32片内无ROM）4.片内振荡器和时钟产生电路(石英晶体与微调电容需外接，最高允许振荡频率为12MHZ)5.4个8位并行I/O接口（共32位I/O）P0~P3，每个口皆可输入和输出，其中P3口还可用于——串行输入/输出、定时/计数器、外部事件计数输入，中断输入。6.2个16位定时/计数器7.5个中断源的中断控制系统(2个外中断，2个定时/计数器中断，1个串行口中断)8.1个全双工的串行I/O接口第2章89C51单片机硬件结构和原理与8051相比，89C51具有两种用软件选择的节电工作方式——

空闲方式：CPU停止工作，RAM、定时/计数器、中断系统等继续工作。

掉电方式：片内振荡器停止，所以系统不能工作，仅保存RAM中内容。

第2章89C51单片机硬件结构和原理

89C51与8051/8751/8031芯片的外部引脚和指令系统完全兼容，仅在内部配置了一个FlashROM。结构总图如下：由中央处理单元（CPU）、存储器（ROM及RAM）、I/O接口组成。ALU—可对4位,8位,16位数据进行算术逻辑运算等操作。ACC—提供一个运算数，经Temp2送入ALU或中转站，用A表示。PSW—程序状态字，标志指令执行后的信息状态。B—8位Reg，可作通用Reg.使用。②布尔处理器——以PSW中的C（进位标志位）为其累加器，专门用于处理位操作（位运算、位处理、位寻址）①运算器1.CPU二、89C51单片机内部结构P0驱动器P2驱动器P0锁存器P2锁存器RAM地址寄存器128BRAM4KBFlashROMB寄存器暂存器1暂存器2ACCSP程序地址寄存器缓冲器PC增1PCDPTR中断、串行口和定时器PSWP1锁存器P1驱动器P3锁存器P3驱动器定时控制指令寄存器指令译码器OSCALUP0.0-P0.7P2.0-P2.7P3.0-P3.7P1.0-P1.7XTAL1

XTAL2PSENALEEARET程序计数器PC(16bit)—PCH，PCL。其中存放着将要执行的下一条指令的地址。指令Reg.IR—存放从PC中地址取出的指令。指令译码器ID—对指令进行译码PLA，产生控制信号，以执行指令规定的操作。振荡器及定时电路：外接晶体和微调电容(30pF)，其频率范围为0~24MHZ，常用6MHZ晶体。

③控制器

2.存储器（特点:

ROM和RAM独立编址（哈佛结构））（1）程序存储器（ROM）地址从0000H开始，内部4KB。用于存放程序和表格常数。（2）数据存储器（RAM）

①

地址为00H~7FH，128B。存放中间结果、数据暂存及数据缓冲等。

②128B的RAM中有32个字节单元可指定为工作寄存器。

③片内还有21个特殊功能寄存器（SFR），它们同128字节RAM统一编址，地址为80H～FFH。后面详细介绍。第2章89C51单片机硬件结构和原理3.I/O接口（1）4个8位并行I/O口P0~P3，均可输入/输出。（2）每个I/O口（8位）有一锁存器，锁存器地址与RAM地址统一编址，可作为特殊功能Reg.(SFR）来寻址。

这个锁存器（SFR）类似于8255中I/O口与Reg之间的关系。对I/O口操作，即是对这个锁存器操作。在单片机外部的存储器：（1）外部程序存储器ROM单元：

与内部程序存储器ROM统一编址，共64KB。

如，内部已用4KB，则外部ROM地址为1000H~FFFFH。（2）外部数据存储器RAM单元：0000H~FFFFH（64KB）

内、外部数据存储器RAM的操作指令不同。第2章89C51单片机硬件结构和原理

89C51为40

PINDIP封装或方形封装。2.2

89C51单片机引脚及其功能89C51单片机引脚图1.电源引脚（Vss，Vcc）

Vss（I，20）

电源地电平

Vcc（I,40）

电源端+5V当外接晶体时，接晶体和微调电容的一端。2.时钟电路引脚（XTAL1，XTAL2）

XTAL1（I,19）：振荡器反向放大器输入端。当采用外部时钟时，此脚作为驱动端,接外部时钟。XTAL2（I,18）：振荡器反向放大器输出端。当外接晶体时，接晶体和微调电容的一端。当采用外部时钟时，此脚悬空。振荡电路的频率就是晶体固有频率。单片机正常工作时，该引脚应有脉冲信号输出。第2章89C51单片机硬件结构和原理振荡电路的频率为晶体固有频率C30PFC30PF6MHZ89C51X1X2对CHMOS如此VCC5.1K外时钟信号89c51X1X2第2章89C51单片机硬件结构和原理对HMOS如此VCC5.1K外时钟信号8031X2X1VssXTAL1（I,19）：当采用外部时钟时HMOS：此脚接地CHMOS：此脚作为驱动端,接外部时钟。XTAL2（I,18）：当采用外部时钟时HMOS：此脚接外部时钟CHMOS：此脚悬空第2章89C51单片机硬件结构和原理注第2章89C51单片机硬件结构和原理

CHMOS(互补金属氧化物HMOS)是CMOS和HMOS(高密度沟道MOS工艺)的结合，除了保持HMOS高速度和高密度之外，还有CMOS低功耗的特点。两类器件的功能是完全兼容的，区别在CHMOS器件具有低功耗的特点。它所消耗的电流比HMOS器件少很多，主要在于其采用了两种降低功耗的方式：空闲方式和掉电方式。CHMOS器件在掉电方式(CPU停止工作，片内RAM的数据继续保持)下时，消耗的电流可低于10μA。采用CHMOS的器件在编号中用一个C来加以区别,如:80C51，80C31，89C51等。（1）RST/VPD（I，9）——多功能引脚，复位/备用电源。

RST复位信号，高电平有效。VPD

备用电源输入端。当Vcc发生故障(掉电等),降低到低电平的规定值时，可由该端子为片内RAM提供电源。

在通电瞬间（Vc＝0），电容C通过R充电，在RST

端出现如图正脉冲，则89C51加电自动复位。

R、C随CPU时钟频率而变化，取值如图。复位电路有上电复位、按键兼上电复位两种：

在RST端加入“1”，且维持两个机器周期（24个振荡周期），则CPU复位。复位时PC＝0000H。复位上电复位（右图）3.控制信号引脚（RST/VPD，ALE/PROG、PSEN和EA）

开关常开时，为上电复位电路；

当常开按键闭合时，相当于RST端通过电阻R1（200Ω）与Vcc电源接通，22uF电容迅速放电，RST上得到一个5V经220Ω与1K电阻的分压（高电平）。这个分压大致为5V的5/6，4.2V，使单片机复位。

当常开按键松开时，RST端经一段时间后又逐渐降至0V。时序图如右所示。5V4.2V按下开关松开开关上电兼手动复位

（右图，电平方式开关复位）第2章89C51单片机硬件结构和原理

PROG：对片内FlashROM编程写入时的编程脉冲输入端。ALE：当访问外部存储器时，ALE的输出用于锁存地址的低8位，即将P0口数据和地址分开。（2）ALE/PROG(I/O，30)——地址锁存允许/编程脉冲输入端

即使不访问外部存储器，ALE端仍以振荡频率的1/6周期性地输出正脉冲信号，这可作为输出脉冲或定时信号。ALE端的负载能力为8个LS型TTL输入。（3）PSEN(O，29)——外部程序存储器“读”信号

当访问外部程序存储器时，此脚定时输出负脉冲作为读片外程序M的选通信号，通常接EPROM的OE端。

PSEN端在每个机器周期（12个振荡周期）中两次有效，但当访问外部RAM时，两次PSEN负脉冲信号不出现。PSEN端可以驱动8个LS型TTL。第2章89C51单片机硬件结构和原理VPP：用于在对89c51的片内FlashROM编程时，施加(12V～21V）高压的输入端。EA＝1，CPU访问片内FlashROM，并执行其指令。当PC>0FFFH

时（4KB）,自动转向片外ROM。（4）EA/VPP（I，31）——内外程序存储器选择/编程电源输入4.I/O端口P0～P3（1）P0口（P0.0～P0.7，39～32pin，I/O）是漏极开路的8位准双向

I/O端口。GDSEA=0，不论片内是否有存储器，只执行片外ROM的指令。准双向

当I/O口作为输入时，应先向此口锁存器写入全1，此时该口引脚浮空，可作高阻抗输入。第2章89C51单片机硬件结构和原理漏极开路的8位准双向I/O口，每位能驱动8个LS型TTL负载。在CPU访问片外存储器（RAM、ROM）时，P0口为分时复用的低8位地址总线和8位数据总线（此时，其内部上拉电阻被激活）若系统中无外扩存储器（RAM、ROM），P0口可作为一个数据输入/输出口（输出时，不能激活内部上拉电阻，需外接上拉电阻；输入时，应先向口锁存器写入1，使P0口全部引脚浮空再输入）。

（2）P1口（P1.0～P1.7，1～8pin，I/O）带内部上拉电阻的8位

准双向I/O端口。(并行或按位使用)

输出时，P1口的每一位能驱动4个LS型TTL负载。

输入时，先向其口锁存器写入全1，此时将P1口引脚由内部上拉电阻拉成高电平。第2章89C51单片机硬件结构和原理（3）

P2口（P2.0～P2.7，21～28pin，I/O)带内部上拉电阻的8位

准双向I/O端口。当有外部存贮器时，用作高8位地址总线。②当无外部存贮器时，可用作一般I/O线。输出输入时的情况同P1口。

（4）

P3口（P3.0～P3.7，10～17pin，I/O）

双功能口。带内部上拉电阻的8位准双向I/O端口。每位能驱动4个LS型TTL负载。P3口除作为一般I/O口外，每个引脚都有第二功能。第一功能：一般I/O口，准双向，输出输入时的情况同P1口。第二功能：系统控制信号，定义如下：第2章89C51单片机硬件结构和原理

P3.0RXDP3.1TXD

P3.2INT0P3.3INT1

P3.4T0P3.5T1

P3.6WRP3.7RD串行口输入/

输出端外部中断输入定时/计数器的计数脉冲输入片外RAM读/写信号第二功能：系统控制信号，定义如下：任意一位不用于第二功能（首选）时，可用于第一功能。第2章89C51单片机硬件结构和原理

①程序MEM和数据MEM独立编址（哈佛结构）。

②程序MEM：片内与片外统一编址(64KB)。③数据MEM：片内与片外独立编址。

①片内片外统一编址的64KBROM：0000H~FFFFH②64KB片外RAM：0000H~FFFFH③256字节片内RAM：00H~FFH

存储空间分布图见下图。编址特点从用户角度看，89C51存贮器地址空间分为3类:89c51指令系统设计了不同的访问指令，以区别3个存贮区的访问。如：①片内、外ROM用MOVC②片外RAM用MOVX③片内RAM用MOV2.389C51单片机存储器配置第2章89C51单片机硬件结构和原理

③图2-489C51存储器配置①

②RAM与I/O统一编址第2章89C51单片机硬件结构和原理一、程序存储器（地址线16位，最多达64KB） ——用于存放程序和表格常数等。1.89C51片内有4K程序M

EA=1，片内寻址4KB：0000H~0FFFH。当指令地址超过0FFFH后，自动指向外部ROM，地址

1000H~FFFFH。

EA=0，片内ROM不起作用，CPU只能从片外ROM中取指令，

0000H~FFFFH

。

注：EA＝0，适用于内部没有ROM的8031应用系统。2.程序M中的部分保留单元（系统留用），见下表。INT1中断服务程序0013H~001AH定时器2中断服务（89C52才有）002BH定时器0溢出中断服务000BH~0012H串行口中断服务程序0023H~002AHINT0中断服务程序0003H~000AH定时器1中断服务001BH~0022H复位后初始化引导程序0000H~0002H保留目的存储单元保留目的存储单元第2章89C51单片机硬件结构和原理中断向量表1.片外RAM

0000H～FFFFH，使用MOVX指令访问。二、数据存储器 ——用于存放暂存数据、中间运算结果等。2.片内RAM

00H～FFH，使用MOV指令访问。0023H串行口中断001BH定时器1溢出中断0013HINT1中断000BH定时器0溢出中断0003HINT0中断中断入口地址中断源0003H～002AH均匀地分为5段，为5个中断服务程序起始处。因为字节单元太少，所以常在这些存储单元中存放转移指令。注：P26图，扩展ROM。一般，尽量不扩充片外ROM，而选用片内具有大容量Flash的单片机。第2章89C51单片机硬件结构和原理安排了21个SFR地址离散分布32个字节通用Reg.区即可字节寻址，又可位寻址.80字节RAM区由PSW中的RS1、RS0两位组合选中当前组CPU上电时选中0组；未用到的组可作为RAM用.程序执行的任何时刻，只能用一组。16字节图2－8低128字节RAM区图2－9高128字节RAM区(SFR区)第2章89C51单片机硬件结构和原理

②高128字节RAM——SFR是80H～FFH的部分单元，使用时只能直接寻址。其余未定义部分不能使用。①低128字节RAM

00H～7FH均可用作一般的RAM单元外,其中某些部分还可以以其它形式使用。

片内RAM

通用Reg.区4组，00H～1FH(4×8=32)，指令比一般RAM更丰富、简洁、快捷。位地址区20H～2FH

以位寻址方式使用时，地址从00H～7FH。

对字节RAM，用直接寻址和间接寻址；对位地址单元用位寻址方式。（以区别某个单元是字节或位单元）

用户通用RAM可在此将部分区域设置为堆栈低128字节第2章89C51单片机硬件结构和原理ⅲ)SFR包括

ACC——累加器（字节地址E0H），指令中用A表示。

B——Reg.（字节地址F0H），用于乘除指令。在其他指令中，可作为一般通用Reg或RAM单元。

PSW——程序状态字（字节地址D0H），各位的含义及格式见下一页。

ⅰ)SFR的表示方式：寄存器名ACC地址E0HTCON.0——表示Reg的bit（点操作符）IT0（位名称）ⅱ)SFR中，凡地址能整除8的单元同时具有位寻址能力(11个)。位地址都是88HACC.0E0H（位地址，ACC.0无位名称）以ACC为例：这些位地址的一般表示方式第2章89C51单片机硬件结构和原理

SP----堆栈指针（字节地址81H），其内容可为00～7FH的任何地址单元，系统复位时为07H（向上生成）。

DPTR----数据指针(83H、82H)，既可作为一个16位Reg(DPTR)、

也可作为两个8位Reg(DPH，DPL)使用。

以16位使用时，对片外RAM寻址。

P

XOVRS0RS1F0ACCYPSW(D0H)进借位标志，位地址D7H位操作时的位累加器。CY——AC——半进位标志。FO——用户标志位(用户可设置其为0或1)RS1、RSO——选择工作Reg.区OV——溢出标志P——奇偶标志，运行结果有奇数个1，P=1；否则P=0。

P0～P3

——I/O端口（80H，90H，A0H，B0H）

4个I/O端口的锁存器地址，还可按位寻址，即每一条Ｉ/Ｏ线均可独立用作输入或输出。

在单片机中，将I/O端口当作SFR，不设专门的口操作指令（IN或OUT），而采用统一的MOV指令，使用方便。例：MOVP1，A

；A→P1

SBUF——串行数据缓冲器（99H）用于存放欲发送或已接收的数据。例：MOVSBUF，A；A→SBUF

THi，TLi——定时/计数器i中的计数器（i=1,2）一个16位（THiTLi）或两个8位定时/计数器（THi，TLi）。

其他控制Reg.——IP，IE，TMOD…为中断系统、定时/计数器、串行口和供电方式的控制与状态位。 P30表第2章89C51单片机硬件结构和原理

2.4CPU时序一、片内振荡器及时钟信号的产生2.时钟信号的产生1.振荡器(构成见前）S1S2S3S4S5S6时钟信号的周期S包含2个振荡周期：S=fosc/2。每个时钟周期S有两个节拍P1、P2，称为相1（P1）和相2（P2）。

CPU以P1、P2为基本节拍指挥单片机各部件协调工作。foscfosc/2第2章89C51单片机硬件结构和原理

1.机器周期：CPU访问存储器一次所需要的时间(如取指令、读存储器、写存储器等）。2.1个机器周期=12个振荡周期(fosc)=6个时钟周期（S，fosc/2） 当使用6MHZ晶振时，一个机器周期=2us。3.指令周期（一条指令的执行时间）=n个机器周期

n小则执行速度快。

注：大部分指令周期为1个或2个机器周期，乘除指令为4个机器周期。二、机器周期和指令周期

CPU的4个时序单位从小到大依次是:

节拍、时钟周期、机器周期和指令周期，如图2-13所示。图2-1389C51单片机各种周期的相互关系第2章89C51单片机硬件结构和原理三、CPU取指、执指周期时序每条指令的执行都可以包括取指和执指两个阶段。在取指阶段，CPU从内部或外部ROM中取出指令操作码及操作数，然后再执行这条指令。单字节和双字节的指令都可能是单机器周期或双周期，而三字节指令都是双周期的，只有乘、除指令占四周期。因此，当使用6MHZ晶振时，执行一条指令的时间（指令周期）分别是2μs，4μs和8μs。如

图2-14所示。第2章89C51单片机硬件结构和原理图2－1489C51单片机的取指/执行时序第2章89C51单片机硬件结构和原理（1）每个机器周期出现两次ALE脉冲，用于地址锁存。(此周期信号可用于其它外设的控制信号）（2）对外RAM进行读写时，ALE信号不是周期性的，缺一次。故用ALE做系统定时脉冲时要考虑到这一点。

1.复位电路

①复位信号的内部电路复位引脚RST通过片内一个斯密特触发器与片内复位电路相连，斯密特触发器用来脉冲整形及抑制噪声，其输出在每个机器周期的S5P2被复位电路采样一次。如果RST引脚有一高电平并维持2个机器周期，89C51便执行内部复位。P39图2－15。②复位信号的外部电路（见前）

2.复位时SFR的状态复位后，PC=0000H，使单片机从起始地址0000H单元开始执行程序。若单片机运行出错或进入死循环，可按复位键重新启动，或通过watchdog电路使其自动复位。2.5复位操作第2章89C51单片机硬件结构和原理寄存器复位状态寄存器复位状态PC0000HTCON00HACC00HTL000HPSW00HTH000HSP07HTL100HDPTR0000HTH100HP0~P3FFHSCON00HIP××000000BSBUF不定IE0×000000BPCON0×××0000BTMOD00H第2章89C51单片机硬件结构和原理第2章89C51单片机硬件结构和原理

A=00H：

累加器已被清0。PSW=00H：选寄存器0组为工作寄存器组。SP=07H： 堆栈指针指向片内RAM07H字节单元，根据堆栈操作法则，第一个被压入的数据被写入08H单元中。P0～P3=FFH：

已向各端口线写入1，此时，各端口既可用于输入，又可用于输出。IP=×××00000B：

各个中断源处于低优先级。IE=0××00000B：

各个中断均被关断。TMOD=00H:T0/T1均为工作方式0，且运行于定时器状态。TCON=00H：T0/T1均被关断。SCON=00H：

串行口处于工作方式0，允许发送，不允许接收。PCON=00H：

SMOD=0，波特率不加倍。表2-8中的符号意义如下：

2.689c51单片机的低功耗工作方式第2章89C51单片机硬件结构和原理89C51提供两种节电工作方式：空闲（等待、待机）方式和掉电（停机）工作方式图2-17所示为实现这两种方式的内部电路。若IDL=0，则89C51将进入空闲运作方式。此时，振荡器仍继续运行，但IDL封锁了去CPU的“与”门，故CPU得不到时钟信号。而中断、串行口和定时器等环节却仍在时钟控制下正常运行。掉电方式下（PD=0），振荡器冻结。图中，PD和IDL均为PCON中PD和IDL触发器的Q输出端。89c51有4个8位并行I/O端口P0、P1、P2、P3。每个端口是8位准双向口，每一条I/O线都能独立地作I/O。每个端口有：

1个输出锁存器(P0～P3)，即常说的口地址(80H,90H,A0H,B0H)。

1个输出驱动器

2(或3)个三态输入缓冲器。

2.7输入/输出端口一、P0口

某一位结构见图2-21第2章89C51单片机硬件结构和原理负载管当C=0时，开关MUX被控为如图示位置，P0口为通用I/O口；当C=1时，开关拨向反相器3的输出端，P0口分时作为地址/数据总线使用。1.P0口作为一般I/O口使用（C=0）CPU执行I/O指令时，系统自动使：C=0，则有：

①锁存器的Q端与输出级T2连接

②与门4输出0使负载管T1截止负载管这时，输出级是漏极开路的开漏电路，P0口可作为一般I/O口使用。

当用于I/O时，需外接10K的上拉电阻到Vcc，否则不能有高电平输出。

（1）P0口作输出MOV A，#00H；MOV P0，A；向P0口输出00H这时有：锁存器Q=0(输出数据0)，Q=1,T2导通，P0.x＝0。第2章89C51单片机硬件结构和原理（2）P0口作输入例：MOV A，P0 ；P0.x信号经输入缓冲器到CPU

输入时应保证T2截止（否则，输入的高电平将可能被短路）

为此，在输入前先输出“1”，使Q=0，T2截止.（这时T1、T2全截止，引脚处于悬浮状态，可作高阻抗输入）程序通常为：MOV A，#0FFH MOV P0，A ；先输出 MOV A，P0 ；再输入

称这种数据输入为“读引脚”操作。见图中的“读引脚”线。负载管当执行一条由端口输入的指令时，“读引脚”脉冲把三态缓冲器2打开，这样，端口上的数据经过缓冲器2读入到内部总线。

当用一根端口线去驱动一个晶体管的基极时，向此端口线输出“1”使该晶体管导通，导通的晶体管会把引脚上的电平拉低。若这时从该引脚读入刚才输出的数据，读入的为“0”，与刚才输出的值不符。

为避免错读引脚电平，单片机还提供了一组“读锁存器”操作。见图中的“读锁存器”线。如：ORL P0，A ；指令功能：

将P0与A相或，然后P0

该指令先将P0口D锁存器数据（即此时引脚应该的电平）读入CPU，再与A内容相“或”，最终将“或”的结果送到P0锁存器。此时，锁存器的内容(Q端状态)和引脚一致，P0数据来源于锁存器而不是引脚。（3）P0口作输出时需注意负载管第2章89C51单片机硬件结构和原理

在以上过程中，读入操作不是“读引脚”，而是“读锁存器”。这一类指令称为“读—修改—写”指令，有：ANL，ORL，XRL，JBC，CPL，INC，DEC，DJNZ等。这类指令常用来“位”修改，修改时不能影响其他位。CPU对片外存储器读写时，系统自动使C=1，图中MUX接反相器3的输出端：（1）输出地址/数据信号经T1、T2推拉输出（T1导通时上拉，T2导通时下拉），负载能力较强。（激活内部上拉电阻T1）

（2）输入数据从P0输入。这时，“读引脚”信号有效打开输入缓冲器2数据到DB。第2章89C51单片机硬件结构和原理负载管2.P0口作为地址/数据总线使用（C＝1）

对89C51外扩存储器并使用时，系统自动使C=1。这时：P0口可作为地址/数据总线使用，对片外ROM（或RAM）寻址及作为数据输入/输出通道。注意：当P0作为总线使用时，不再能作I/O口使用。3.P1口用作输出时：能向外提供拉电流负载，所以不必再接上拉电阻。

作输入时：先对锁存器写入“1”，使FET截止。内部电阻实际上是两个FET并在一起，一个为负载管，其阻值固定；另一个工作在导通或截止两种状态，使其总阻值在0或阻值很大两种情况下变化。

当阻值为0时，引脚快速上拉至高电平；当阻值很大时，P1口为高阻输入状态。二、P1口某一位结构图见图2-19，工作原理同P0口，也是一个准双向口。区别如下：1.仅作为一般I/O口。2.内部有上拉电阻，无需外接。第2章89C51单片机硬件结构和原理3.当系统中无需外扩ROM（89C51/8751），只需扩展256B片外RAM时，只需用P0口的低8位地址即可。这时，P2口仍可作为通用I/O口。使用 MOVXA，@Ri4.若扩展RAM超过256B（用MOVXA，@DPTR），需使用P2口的高8位地址线。访问片外RAM周期结束后，P2口仍可作通用I/O口，但使用时要谨慎。三、P2口见图2-201.作为一般I/O口使用时，同P1口。2.当系统中有外部ROM、RAM时，P2口输出高8位地址。此时，不再作为通用I/O口。驱动部分与P1口类似，但比P1口多了一个转换控制部分。当CPU对片内存储器和I/O口进行读/写（执行MOV指令或EA=1时，执行MOVC指令）时，由内部硬件自动使开关MUX倒向锁存器的Q端，这时，P2口为一般I/O口。四、P3口——多功能口