第六章 存储器

第6章

存储系统1本章主要内容微型机的存储系统、分类及其特点半导体存储芯片的外部特性及其与系统的连接

存储器扩展技术（掌握）高速缓存（了解）2

学习目标1、存储器的类型:

随机存储器RAM;只读存储器ROM2、存储器的设计、地址分配3、外设的地址分配

重点内容1、存储器的类型2、存储系统的设计3§6.1概述内容：微型机的存储系统半导体存储器的基本概念存储器的分类及其特点两类半导体存储器的主要区别4微型机的存储系统将两个或两个以上速度、容量和价格各不相同的存储器用硬件、软件或软硬件相结合的方法组织起来这样就构成了计算机的存储系统。系统的存储速度接近最快的存储器，容量接近最大的存储器。5微型机的存储系统Cache存储系统（高速缓冲）解决速度问题虚拟存储系统解决容量问题高速缓冲存储器主存储器主存储器磁盘存储器6存储器的层次结构微机拥有不同类型的存储部件由上至下容量越来越大，但速度越来越慢寄存器堆高速缓存主存储器联机外存储器脱机外存储器快慢小大容量速度CPU内核7(按用途)两大类——内存、外存内存——存放当前运行的程序和数据。特点：快，容量小，随机存取，CPU可直接访问。通常由半导体存储器构成RAM、ROM外存——存放非当前使用的程序和数据。特点：慢，容量大，顺序存取/块存取。需调入内存后CPU才能访问。通常由磁、光存储器构成，也可以由半导体存储器构成磁盘、磁带、CD-ROM、DVD-ROM、固态盘89半导体存储器

由能够表示二进制数“0”和“1”的、具有记忆功能的一些半导体器件组成。如触发器、MOS管的栅极电容等。能存放一位二进制数的器件称为一个存储元。若干存储元构成一个存储单元。10半导体存储器的分类:

双极型

RAM静态动态掩膜ROMROM可编程PROM

可擦写EPROM

MOS半导体存储器11内存储器的分类内存储器随机存取存储器（RAM）RandomAccessMemory只读存储器（ROM）ReadOnlyMemory12随机存取存储器（RAM）作用:暂存运行的程序和数据RAM(性质)静态存储器（SRAM）StaticRAM动态存储器（DRAM）DynamicRAM13只读存储器（ROM）作用：存放固定不变的程序和数据只读存储器

掩模ROMPROMEPROMEEPROM14存储器的主要技术指标存储容量：存储单元个数M×每单元位数N存取速度：从CPU给出有效的存储地址到存储器给出有效数据所需的时间以存储器的存取时间来衡量

存取周期：两次独立的存储器操作所需间隔的最小时间可靠性：以平均故障间隔时间MTBF来衡量功耗：动态功耗、静态功耗性能/价格比：用于衡量存储器的经济性能。15存储器芯片的一般结构地址译码器存储体01n位地址2n－1···数据缓冲器01m······m位数据控制逻辑电路CSR/W存储芯片组成示意图16§6.2随机存储器要求掌握：随机存储器的基本功能

SRAM与DRAM的主要特点几种常用存储器芯片及其与系统的连接存储器扩展技术17一、静态存储器SRAM特点：用双稳态触发器存储信息。速度快（<5ns），不需刷新，外围电路比较简单，但集成度低（存储容量小，约1Mbit/片），功耗大。在PC机中，SRAM被广泛地用作高速缓冲存储器Cache。对容量为M*N的SRAM芯片，其地址线数=㏒2M；数据线数=N。反之，若SRAM芯片的地址线数为K，则可以推断其单元数为2K个。18典型SRAM芯片CMOSRAM芯片6264（8K*8）：

主要引脚功能工作时序与系统的连接使用常用的典型SRAM芯片有：2114、6116、6264、62256等19SRAM6264芯片6264外部引线图6264D7-D0A12-A0OEWECS1CS2逻辑符号NCA12A7A6A5A4A3A2A1A0D0D1D2GNDVCCWECS2A8A9A11OEA10CS1D7D6D5D4D3123456789101112131428262625242322212019181716156264206264芯片的主要引线地址线：A0～A12数据线：D0～D7输出允许信号：OE写允许信号：WE选片信号：CS1、CS2216264的工作过程读操作写操作注：见第三章时序图22RD存贮器读周期23最小模式下的存储器写操作246264芯片与系统的连接D0~D7A0A12•••WEOECS1CS2•••A0A12MEMWMEMR译码电路高位地址信号D0~D7••••••25译码电路将输入的一组二进制编码变换为一个特定的控制信号，即：将输入的一组高位地址信号通过变换，产生一个有效的控制信号，用于选中某一个存储器芯片，从而确定该存储器芯片在内存中的地址范围。26二、动态随机存储器DRAM特点：(电路见课本P127)以电容位基本存储电路的主要元器件，基本存储电路简单。需定时刷新（刷新定时间隔一般为几微秒～几毫秒），且刷新在对DRAM读出信息时完成。DRAM的特点是集成度高（存储容量大，可达1Gbit/片以上），功耗低，但速度慢（10ns左右），需要刷新。外围电路复杂27动态RAM刷新

为了保存电容上的电荷，必须定时重复地对动态RAM的基本存储电路存储的信息进行读出和恢复，这个过程叫存储器刷新。刷新时间间隔一般要求在1～100ms之间28刷新周期位置的安排

动态RAM需要周期性地进行刷新操作。刷新通常是以行为单位进行的。每刷新一行的时间称为刷新周期。在一定的时间内需要将存储芯片内的所有行都刷新一遍，将某一行本次刷新到下一次刷新的时间称为刷新间隔，刷新间隔一般小于2

ms。从用于刷新的时间而言可分为两种方式：集中刷新和分散刷新。

29集中刷新在每一个刷新间隔的时间内，前一段进行正常的读／写操作，后面集中进行所有行的刷新。在刷新期间CPU不能进行总线操作，因为地址线被占用。

分散刷新将刷新间隔平分(除以行数)，每个时间段执行一次刷新(刷新一行)。这种方式可避免CPU连续长时间的等待，其用于刷新的总的时间开销和集中刷新一样。刷新周期＋行数刷新间隔刷新周期刷新间隔/行数 集中刷新分散刷新30DRAM的典型芯片（了解）2118、2164（P128~129）31RAM的3个特性：1）可读可写，非破坏性读出，写入时覆盖原内容。2）随机存取，存取任一单元所需的时间相同。3）易失性（或挥发性）。当断电后，存储器中的内容立即消失。

静态RAM是靠双稳态触发器来记忆信息的；多用于高速缓冲存储器（Cache）动态RAM是靠MOS电路中的栅极电容来记忆信息的。需要定时刷新。但其集成度高、功耗低，成本低，适于作大容量存储器。多用于主内存，另外，内存还应用于显卡、声卡及CMOS等设备中，用于充当设备缓存或保存固定的程序及数据。静态RAM与动态RAM的区别：32§6.3只读存储器（ROM）掩模ROM一次性可写PROM可读写ROM分类EPROM（紫外线擦除）EEPROM（电擦除）33掩模ROM厂家把数据写入存储器中，用户无法进行任何修改。一次性可写PROM出厂时，存储内容全为1（或全为0），用户可根据自己的需要编程，但只能编程一次。34一、EPROM特点：可多次编程写入；掉电后内容不丢失；内容的擦除需用紫外线擦除器。常用EPROM芯片有：2716、2732、2764、27128、27256、27512等35EPROM2764（P130）8K×8bit芯片，其引脚与SRAM6264完全兼容地址信号：A0~A12数据信号：D0~D7输出信号：OE片选信号：CE编程脉冲输入：PGM362764的工作方式数据读出编程写入擦除标准编程方式快速编程方式编程写入的特点：每出现一个编程负脉冲就写入一个字节数据工作方式37二、EEPROM（E2PROM）特点：可在线编程写入；掉电后内容不丢失；电可擦除。常用典型芯片：高压可编程的2816、2817低压可编程的2816A、2864A、28512等。38典型E2PROM芯片28162K×8bit芯片11根地址线（A0~A10）8位数据线（D0~D7）输出允许信号（OE）选片信号（CE）从Vpp输入编程脉冲工作方式：P13239四、快速擦写存储器（Flashemory）特点：

＊高速芯片整体电可擦除（时间约1s)

＊高速编程如:28F256芯片，每个字节编程需100μs，整个芯片0.5s

＊最少可以擦写/编程一万次，通常可达到10万次

＊内部集成了一个DC/DC变换器，采用单＋5V电压供电

＊高速的存储器访问

＊低功耗，最大工作电流30m

＊与E2PROM进行比较具有容量大、价格低、可靠性高等明显优势应用

BIOS，便携式闪存硬盘40§6.4存储器扩展技术位扩展——扩展每个存储单元的位数字扩展——扩展存储单元的个数字位扩展——二者的综合用多片存储芯片构成一个需要的内存空间，它们在整个内存中占据不同的地址范围，任一时刻仅有一片（或一组）被选中。41§6.4.1存储器的设计思想选择存储芯片确定目标存储器的存储容量确定芯片数目进行位扩展和地址扩展组合成目标存储器42位扩展存储器的存储容量等于：

单元数×每单元的位数当构成内存的存储器芯片的字长小于内存单元的字长时，就要进行位扩展，使每个单元的字长满足要求。字节数字长43位扩展例用8片2164A芯片构成64KB存储器。2164A:64Kx1，需8片构成64Kx8（64KB）LS138A16~A192164A2164A2164ADBABD0D1D7A0~A15…译码输出读写信号A0~A19D0~D7A0~A15A0~A1544位扩展方法：

将每片的地址线、控制线并联，数据线分别引出。位扩展特点：存储器的单元数不变，位数增加。45字扩展地址空间的扩展。芯片每个单元中的字长满足，但单元数不满足。扩展原则：每个芯片的地址线、数据线、控制线并联，仅片选端分别引出，以实现每个芯片占据不同的地址范围。46应用举例将SRAM6264芯片与系统连接，使其地址范围为：38000H~39FFFH和78000H~79FFFH。选择使用74LS138译码器构成译码电路

Y0#G1Y1#G2AY2#G2BY3#Y4#AY5#BY6#CY7#片选信号输出译码允许信号地址信号（接到不同的存储体上）74LS138逻辑图：4774LS138的真值表：（注意：输出低电平有效）可以看出，当译码允许信号有效时，Yi是输入A、B、C的函数，即Y=f(A,B,C)11111111XXX其他值0111111111110010111111110100110111111011001110111110010011110111011100111110110101001111110100110011111110000100Y7Y6Y5Y4Y3Y2Y1Y0CBAG1G2AG2B48应用举例(续):D0~D7A0A12•••WEOECS1CS2•••A0A12MEMWMEMRD0~D7G1G2AG2BCBA&&A19A14A13A17A16A15+5VY0下图中A18不参与译码，故6264的地址范围为：38000H~39FFFH78000H~79FFFH626449字扩展例用两片64K×8位的SRAM芯片构成容量为128KB的存储器D7-D0OEWECS1CS2D7-D0OEWECS1CS28位DBA15-A0A15-A0A0~A15低位地址总线数据总线VCCVCCRDWRRDWR片选信号的接法？50字位扩展根据内存容量及芯片容量确定所需存储芯片数；进行位扩展以满足字长要求；进行字扩展以满足容量要求。若已有存储芯片的容量为L×K，要构成容量为M×N的存储器，需要的芯片数为：（M/L）×（N/K）51字位扩展例用4K×1位的芯片组成16K×8的存储器。扩成4KB×8——8片(位扩展)再扩成16KB×1——4片（字扩展）所以，扩成16KB×18——4×8＝32片地址线需14根（A0-A13），其中12根（A0-A11）用于片内寻址，2根（A12，A13）用于片选译码。连接图。

注意：以上的例子中所需的地址线数并未从系统整体上考虑。在实际系统中，总线中的地址线数往往要多于所需的地址线数，这时除片内寻址的低位地址线(即片内地址线)外，剩余的高位地址线一般都要用于片选译码。

52§6.4.2存储器芯片片选端的处理线选法地址的高位直接作为各个芯片的片选信号，在寻址时只有一位有效来使片选信号有效的方法称为线选法。部分译码法用部分高位地址进行译码产生片选信号。完全译码法

全部高位地址译码产生片选信号。53线选法定义：用除片内寻址外的高位地址线直接（或经反相器）分别接至各个存储芯片的片选端，当某地址线信号为“0”时，就选中与之对应的存储芯片。举例：用多片2816（2k×8）设计10k×8的存储器优点：无需地址译码。线路简单，无需外加逻辑电路，适用于连接存储芯片较少的场合缺点：浪费存储空间，地址空间不连续，给编程带来一定困难

54译码法定义：将低位地址总线直接连至各芯片的地址线，将高位地址总线经地址译码器译码后作为各芯片的片选信号分类：全译码法部分译码法55常用译码器G1G2AG2B0A1A2AY7Y6Y5Y4Y3Y2Y1Y074LS138G1G2AG2B0A1AY3Y2Y1Y074LS139G1G2AG2B0A1A2AY7Y6Y5Y4Y3Y2Y1Y03AY15Y14Y13Y12Y11Y10Y9Y874LS15456全地址译码用全部的高位地址信号作为译码信号，使得存储器芯片的每一个单元都占据一个唯一的内存地址。存储器芯片译码器低位地址高位地址全部地址片选信号57全地址译码作用：提供对全部存储空间的寻址能力。不需要全部存储空间时，也可采用全译码法，多余的译码输出悬空，便于扩展。58全地址译码例6264芯片的地址范围：F0000H~F1FFFH111100000……00~111100011……11A19A18A17A16A15A14A13&≥1#CS1A12～A0D7～D0高位地址线全部参加译码6264A12-A0D7-D0#OE#WE59全地址译码优点：每片（组）芯片地址范围唯一确定，且地址连续，便于扩展，不会产生地址重叠的存储区。缺点：对译码电路要求髙，电路相对复杂。60部分地址译码用部分高位地址信号（而不是全部）作为译码信号，使得被选中得存储器芯片占有几组不同的地址范围。适用范围：采用线选地址线不够用时，而又无需全部存储空间的寻址能力时，采用部分译码法。61部分地址译码缺点：各芯片地址不唯一，存在地址重叠地址重叠：可由若干个地址都选同一芯片的同一单元。原因：髙位地址线中有没用的地址，这些地址信号如何变化都不影响译码器的输出和芯片的选择62部分地址译码例同一物理存储器占用两组地址：

F0000H~F1FFFHB0000H~B1FFFH

A18不参与译码A19A17A16A15A14A13&≥1到6264CS163§6.5CPU与存储器的连接CPU与存储器连接时需解决的问题8位CPU与存储器的连接64§6.5.1CPU与存储器连接时需解决的问题芯片选择CPU与存储芯片的时序验算地址分配与连接数据线的连接控制信号的连接负载能力的验算651.CPU总线的负载能力

一个存储器系统，通常由多片存储器芯片组成,需加驱动器。2.CPU的时序与存储器的存取速度之间的配合问题

(1)首先要弄清楚CPU的操作时序(2)然后，选择满足CPU操作时序的存储器芯片，其中最重要的是存储器的存取速度。CPU存储器驱动器收发器ABABDBDB66§6.5.28位CPU与存储器的连接存储器与8088系统总线的连接的要点是：存储器的地址范围？根据要求的地址范围可确定用哪几根地址线进行片选，哪几根地址线做片内寻址以及如何进行片选译码。系统总线上与存储器有关的信号线有哪些？熟悉与存储器有关的总线信号和存储芯片引脚的功能。译码电路的构成（译码器的连接方法）系统地址空间一般比存储芯片的容量大（即总线中的地址线数多于存储芯片的地址线数），物理内存实际只占用系统地址空间的一小块区域。把物理内存分配到系统地址空间的哪一块区域，取决于如何进行地址译码。678088系统中存储器连接涉及到的总线信号包括：地址线A19-A0数据线D7-D0存储器读信号MEMR#存储器写信号MEMW#需要考虑的存储芯片引脚地址线An-1-A0：接地址总线的An-1-A0数据线D7-D0：接数据总线的D7-D0片选信号CS#(CE#)

(可能有多根)：接地址译码器的片选输出输出允许OE#(有时也称为读出允许)：接MEMR#写入允许WE#：接MEMW#681.ROM与8位CPU的连接芯片选择地址分配与连接数据线的连接控制信号连接69设某系统需扩展6KB的ROM，地址范围：0000－17FFH，请用多片EPROM2716构成。【分析】：2716的容量2K×8位，8根数据线，11根地址线，CPU地址总线A10～A0与芯片的地址线直接接连，高位地址线A15～A11通过译码器74LS138产生，且3片2716的高位地址分别为00000，00001，00010。选择A13A12A11作为3位输入端，并保证A15A14分别低电平，为低电平有效，2716与8位CPU的连接线路示意图如图所示。7071§6.5.3存储器与8086CPU连接偶地址体奇地址体512KB512KBCECEA0BHEA19~A1A19~A1D7~D0D15~D88086存储器组织ABDB728086的16位存储器接口数据总线为16位，但存储器按字节进行编址用两个8位的存储体(BANK)构成16位BANK1奇数地址BANK0偶数地址D15-D0D7-D0D15-D8A19-A0译码器控制信号体选信号和读写控制如何产生？如何连接？73*8086的16位存储器接口读写数据有以下几种情况：读写从偶数地址开始的16位的数据读写从奇数地址开始的16位的数据读写从偶数地址开始的8位的数据读写从奇地址开始的8位的数据8086读写16位数据的特点：读16位数据时会读两次，每次8位。读高字节时BHE=0，A0=1；读低字节时BHE=1，A0=0每次只使用数据线的一半：D15-D8或D7-D0写16位数据时一次写入。BHE和A0同时为0同时使用全部数据线D15～D074举例：2片只读存储器2764与8086系统连接,提供16KB的存储器分析：2764是8位存储器芯片，为满足8086存储器既可访问8位数据，又可访问16位存储器数据，必须将芯片成对使用，形成偶地址单元体和奇地址单元体276427641＃2＃CECEA0BHEA13~A1A13~A1D7~D0D15~D8ABDBOEOERD75例题：某8086系统要求设计一存储器，要求用62256扩展RAM64KB.在8086系统中偶地址单元中数据由数据总线低8位传送，奇地址单元中数据由数据总线的高8位传送。奇偶地址数据存取分别由BHE和A0控制。7677A0BHE≥≥MEMW78说明：

1、地址信号A0~A19和BHE是8086CPU经锁存器8282或74LS373锁存后产生的信号。

2、数据总线D0~D15是8086CPU的AD0~AD15经8286或74LS245缓冲后产生的信号。

3、MEMR和MEMW在小模式下由8086CPU的M/IO和RD,WR信号产生，在大模式下由8288产生。

4、IC0为偶地址存储器，其数据由数据总线低8位传输。IC1为奇地址存储器，其数据由数据总线高8位传输。由A0和BHE控制写信号实现奇偶地址读写。

5、A19~A16由74LS138译码选中该存储器。79§6.6高速缓存（Cache)了解：Cache的基本概念；基本工作原理；命中率；Cache的分级体系结构80高速缓冲存储器介于内存与CPU之间的一种快速小容量存储器使用少量高速SRAM作为高速缓冲存储器，使用大量高速DRAM作为内存。高速缓冲存储器和内存在硬件逻辑控制下，作为一个存储器整体面向CPU。高速缓冲存储器的存储速度为内存的几倍到几十倍，容量为几K到几十KB

CPU高速缓存内存控制逻辑811）为什么需要高速缓存？CPU工作速度与内存工作速度不匹配例如，800MHz的PIIICPU的一条指令执行时间约为1.25ns，而133MHz的SDRAM存取时间为7.5ns，即83%的时间CPU都处于等待状态，运行效率极低。解决：CPU插入等待周期——降低了运行速度；采用高速RAM——成本太高；在CPU和RAM之间插入高速缓存——成本上升不多、但速度可大幅度提高。822）工作原理基于程序执行的两个特征：程序访问的局部性：过程、循环、子程序。数据存取的局部性：数据相对集中存储。存储器的访问相对集中的特点使得我们可以把频繁访问的指令、数据存放在速度非常高（与CPU速度相当）的SRAM——高速缓存CACHE中。需要时就可以快速地取出。83DBCPUCache控制部件CacheRAMAB①送主存地址②检索(用主存地址作为关键字,查找CAM)—前提：每次访问的主存地址都保留在CAM内。CAM—ContentAccessMemory③命中则发出读Cache命令,从Cache取数据④不命中则发出读RAM命令,从RAM取数据Cache的工作原理图示84取指令、数据时先到CACHE中查找：找到（称为命中）——直接取出使用；没找到——到RAM中取，并同时存放到CACHE中，以备下次使用。只要命中率相当高，就可以大大提高CPU的运行效率，减少等待。现