计算机组成原理41-43

第4章存储子系统本章需解决的主要问题：（1）存储器如何存储信息？（2）在实际应用中如何用存储芯片组成具有一定容量的存储器？1.存储系统的层次结构2.存储信息的原理（动态RAM、静态RAM、ROM）3.存储系统的组织的角度，讨论1）存储器的逻辑设计2）主存与CPU的连接3）DRAM的刷新4.磁表面存储器5.光存储器6.提高存储器系统性能的措施4.1概述一、存储系统的层次结构

存储系统：容量大、速度快和成本低CPUCache

主存

外存但在同样技术条件下三者往往相互制约、相互矛盾，难以同时满足高速度、大容量、低成本的要求。因此，在一个存储系统常采用几种不同的存储器，构成多级存储体系，满足系统的要求。4.1概述一、存储系统的层次结构

高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／1.存储器三个主要特性的关系CPUCPU主机4.1概述一、存储系统的层次结构缓存CPU主存辅存2.缓存主存层次和主存辅存层次缓存主存辅存主存10ns20ns200nsms（速度）（容量）1、主存储器（内存）主要存放CPU当前使用的程序和数据。速度快容量有限2、辅助存储器（外存）存放大量的后备程序和数据。速度较慢容量大3、高速缓冲存储器Cache存放CPU在当前一小段时间内多次使用的程序和数据。速度很快容量小（1）主存的基本组成存储体驱动器译码器MAR控制电路读写电路MDR....................地址总线数据总线读写1、主存储器（内存）（2）主存和CPU的联系MDRMARCPU主存读数据总线地址总线写1、主存储器（内存）（3）基本概念1）位：二进制数的最基本单位，也是存储器存储信息的最小单位。2）存储字：一个二进制数由若干位组成，当这个二进制数作为一个整体存入或取出时，这个数称为存储字。3）存储单元：存放存储字或存储字节的主存空间。4）地址：存储单元的编号称为地址。

5）地址编排方案：存储单元是CPU对主存可访问操作的最小存储单位。CPU访存时有字节编址和字编址两种。1、主存储器（内存）二、物理存储器和虚拟存储器主存-外存层次为虚拟存储提供条件。增大容量。将主存空间与部分外存空间组成逻辑地址空间；CPU

主存

外存CPU主存外存用户使用逻辑地址空间编程；操作系统进行有关程序调度、存储空间分配、地址转换等工作。三、存储器的分类1.物理存储机制（存储介质）（1）半导体存储器利用双稳态触发器存储信息（SRAM静态存储器）。依靠电容存储电荷存储信息（DRAM动态存储器）。作主存、高速缓存。（2）磁表面存储器容量大，长期保存信息，（3）光盘存储器利用磁层上不同方向的磁化区域表示信息。速度慢。非破坏性读出，作外存。速度慢。利用光斑的有无表示信息。容量很大，非破坏性读出，长期保存信息，作外存。2.存取方式随机存取：可按地址访问存储器中的任一单元，（1）随机存取存储器访问时间与单元地址无关。RAM:MROM：可读可写ROM:只读不写PROM：用户不能编程用户可一次编程EPROM：

用户可多次编程EEPROM：用户可多次编程存取周期或读/写周期（ns）速度指标：总线周期时钟周期的若干倍作主存、高速缓存。SRAM:DRAM:（2）顺序存取存储器（SAM）访问时读/写部件按顺序查找目标地址，访问时间与数据位置有关。等待操作平均等待时间读/写操作两步操作速度指标（ms）数据传输率（字节/秒）（3）直接存取存储器（DAM）访问时读/写部件先直接指向一个小区域，再在该区域内顺序查找。访问时间与数据位置有关。三步操作定位（寻道）操作等待（旋转）操作读/写操作速度指标平均定位（平均寻道）时间平均等待（平均旋转）时间数据传输率（ms）（ms）（位/秒）（1）主存储器（内存）（2）辅助存储器（外存）（3）高速缓冲存储器Cache3、主存储器在系统的位置(2)存储速度四、存储器系统的关键特性(1)存储容量(3)存储器的带宽或数据传输率主存存放二进制代码的总数量

读出时间写入时间存储器的访问时间

存取时间TA存取周期TM

读周期写周期

连续两次独立的存储器操作（读或写）所需的最小间隔时间

位/秒4.2半导体存储原理与存储芯片工艺双极型MOS型TTL型ECL型速度很快、功耗大、容量小电路结构PMOSNMOSCMOS功耗小、容量大工作方式静态MOS动态MOS存储信息原理静态存储器SRAM动态存储器DRAM（双极型、静态MOS型）：

依靠双稳态电路内部交叉反馈的机制存储信息。（动态MOS型）：

依靠电容存储电荷的原理存储信息。功耗较大,速度快,作Cache。功耗较小,容量大,速度较快,作主存。（静态MOS除外）二、静态RAM芯片（SRAM）1.静态MOS存储单元1）组成T1、T3：MOS反相器Vcc触发器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制门管ZZ：字线，选择存储单元位线，完成读/写操作WWW、W：2）定义“0”：T1导通，T2截止；“1”：T1截止，T2导通。（3）工作T5、T6Z：加高电平，高、低电平，写0/1。（4）保持只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。VccT3T1T4T2T5T6ZWW导通，选中该单元。写入：在W、W上分别加读出：根据W、W上有无电流，读0/1。Z：加低电平，T5、T6截止，该单元未选中，保持原状态。静态单元是非破坏性读出，读出后不需重写。地址端：（2）内部寻址逻辑2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9～A0（入）数据端：D3～D0（入/出）控制端：片选CS=0选中芯片=1未选中芯片写使能WE=0写=1读电源、地寻址空间1K，存储矩阵分为4个位平面，每面1K×1位。2.SRAM存储芯片例.SRAM芯片2114（1K×4位）（1）外特性X0每面矩阵排成64行×16列。

行译码6位行地址X63

列译码Y0Y15Xi

读/写线路YiWWWW4位列地址64×1664×1664×1664×161K1K1K1K芯片容量半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K×4位16K×1位8K×8位片选线读/写控制线地址线……数据线……地址线（单向）数据线（双向）104141138（1）地址线是单向的，其数目与存储器芯片的容量（单元数）有关。（2）数据线是双向的，其数目与存储器芯片的数据位数有关。（3）控制线主要有读/写控制线和片选信号线两种。读/写控制线决定芯片的读/写操作，片选控制线决定存储器芯片是否被选中（DRAM芯片多采用地址复用技术。分时接收CPU发送的行地址和列地址）。三、动态MOS存储单元与存储芯片1.四管MOS单元（1）组成T1、T2：记忆管C1、C2：柵极电容T3、T4：控制门管Z：字线位线W、W：（2）定义“0”：T1导通，T2截止“1”：T1截止，T2导通T1T2T3T4ZWWC1C2（C1有电荷，C2无电荷）；（C1无电荷，C2有电荷）。1.四管MOS单元（3）工作Z：加高电平，T3、T4导通，选中该单元。（4）保持T1T2T3T4ZWWC1C2写入：在W、W上分别加高、低电平，写1/0。读出：W、W先预充电至再根据W、W上有无电流，高电平，断开充电回路，读1/0。Z：加低电平，需定期向电容补充电荷（动态刷新），∴称动态。四管单元是非破坏性读出，读出过程即实现刷新。2.单管MOS单元（1）组成C：记忆单元CWZTT：控制门管Z：字线W：位线（2）定义（4）保持写入：Z加高电平，T导通，在W上加高/低电平，写1/0。读出：W先预充电，根据W线电位的变化，读1/0。断开充电回路。Z：加低电平，T截止，该单元未选中，保持原状态。单管单元是破坏性读出，读出后需重写。“0”：C无电荷，电平V0（低）“1”：C有电荷，电平V1（高）（3）工作Z加高电平，T导通，地址端：2164（64K×1）18916GNDCASDoA6A3A4A5A7A7～A0（入）数据端：Di（入）控制端：片选写使能WE=0写=1读电源、地空闲/刷新DiWERASA0A2A1Vcc分时复用，提供16位地址。Do（出）行地址选通RAS列地址选通CAS：=0时A7～A0为行地址高8位地址：=0时A7～A0为列地址低8位地址1脚未用，或在新型号中用于片内自动刷新。3.DRAM存储芯片外特性：例.DRAM芯片2164（64K×1位）

动态RAM和静态RAM的比较DRAMSRAM存储原理集成度功耗价格速度刷新电容触发器高低小大低高慢快有无主存缓存三、半导体只读存储器芯片

掩模型只读存储器MROM

可编程只读存储器PROM分类可重编程只读存储器EPROM

电擦除可编程只读存储器EEPROM

闪速存储器FlashMemory

1.掩模型只读存储器MROMMROM芯片出厂时，已经写入信息，不能改写。

2.可编程只读存储器PROMPROM芯片出厂时，内容为全0，用户可用专用PROM写入器将信息写入，一但写入不能改写（即只能写入一次）,所以又称一次型可编程只读存储器。

3.可重编程只读存储器EPROM

可多次改写紫外线擦除（有一石英窗口，改写时要将其置于一定波长的紫外线灯下，照射一定时间全部擦除，时间长10分钟）

EPROM存在两个问题:A.用紫外线灯的擦除时间长.B.只能整片擦除,不能改写个别单元或个别位

4.电擦除可编程只读存储器EEPROM

可多次改写字擦除方式数据块擦除

5.闪速存储器(FlashMemory)又称快擦存储器是在EEPROM基础上发展起来的新型电可擦可编程的非易失性存储器特点：高密度/非易失性/读/写,兼有RAM和

ROM的特点。但它只能整片擦除，可代替软盘和硬盘。擦写次数可达10万次以上。读取时间小于10ns。

如何用半导体存储芯片（SRAM、DRAM、ROM）组成一个实际的存储器。主存容量小时，采用SRAM；主存容量大时，采用DRAM；主存固化区，采用ROM。

主存的组织涉及：1.M的逻辑设计2.动态M的刷新3.主存与CPU的连接4.主存的校验

4.3主存储器组织

存储器与CPU的连接：地址线的连接，数据线的连接，控制线的连接1.驱动能力2.存储器芯片类型选择3.存储器芯片与CPU的时序配合4.存储器的地址分配和片选译码5.行选信号与列选信号的产生一、主存储器设计的一般原则二、主存储器逻辑设计1.存储器容量的扩展(1)位扩展（增加存储字长）用2片1K

×

4位存储芯片组成1K

×

8位的存储器10根地址线8根数据线DD••••D0479AA0•••21142114CSWE二、主存储器逻辑设计(2)字扩展（增加存储字的数量）用2片1K

×

8位存储芯片组成2K

×

8位的存储器11根地址线8根数据线1K

×

8位1K

×

8位D7D0•••••••••••••••••WEA1A0•••A9CS0A10

1CS1二、主存储器逻辑设计(3)字、位扩展用8片1K

×

4位存储芯片组成4K

×

8位的存储器8根数据线12根地址线WEA8A9A0...D7D0……A11A10CS0CS1CS2CS3片选译码................1K×41K×41K×41K×41K×41K×41K×41K×4二、主存储器逻辑设计需解决：芯片的选用、例1.用2114（1K×4）SRAM芯片组成容量为4K×8的存储器。地址总线A15～A0,双向数据总线D7～D0,读/写信号线R/W。给出芯片地址分配与片选逻辑,并画出M框图。1.计算芯片数（1）先扩展位数，再扩展单元数。地址分配与片选逻辑、信号线的连接。2片1K×4

1K×8

4组1K×8

4K×8

8片存储器寻址逻辑2.地址分配与片选逻辑（2）先扩展单元数，再扩展位数。4片1K×4

4K×4

2组4K×4

4K×8

8片芯片内的寻址芯片外的地址分配与片选逻辑为芯片分配哪几位地址，以便寻找片内的存储单元由哪几位地址形成芯片选择逻辑，以便寻找芯片存储空间分配：4KB存储器在16位地址空间（64KB）中占据任意连续区间。64KB1K×41K×41K×41K×41K×41K×41K×41K×4需12位地址寻址：4KBA15…A12A11A10A9……A0A11～A0000

……

0任意值001

……

1011

……

1101

……

1010

……

0100

……

0110

……

0111

……

1片选芯片地址低位地址分配给芯片，高位地址形成片选逻辑。

芯片芯片地址片选信号片选逻辑1K1K1K1KA9～A0A9～A0A9～A0A9～A0CS0CS1CS2CS3A11A10A11A10A11A10A11A103.连接方式（1）扩展位数41K×41K×44101K×41K×44101K×41K×441041K×41K×441044A9~A0D7~D4D3~D044R/WA11A10CS3A11A10CS0A11A10CS1A11A10CS2（2）扩展单元数（3）连接控制线（4）形成片选逻辑电路片选信号产生的方式：1）线选：所谓线选方式就是任取一根存储器内部寻址线以外的其它地址线为选片线。2）部分译码：取部分存储器内部寻址线以外的其它地址线，通过地址译码器产生选片信号。3）全译码：取全部存储器内部寻址线以外的其它地址线，通过地址译码器产生选片信号。

片选信号产生的方式（全译码）

片选输入编码输入输出E3E2E1CBAY7~Y010000011111110（仅Y0有效）00111111101（仅Y1有效）01011111011（仅Y2有效）01111110111（仅Y3有效）10011101111（仅Y4有效）10111011111（仅Y5有效）11010111111（仅Y6有效）11101111111（仅Y7有效）非上述情况×××11111111（全无效）E3CBAE1E2Y0Y774LS138Y1Y0E3CBAE1E2Y1Y2Y3A10例1（扩展）：片选信号采用全译码，假设

4K×8的存储器地址范围：0000H～0FFFH

A15A14A13A12A11A10A9……A0

0000000

…..

0片选芯片地址A11A12A13A14A15CS0CS1CS2CS3

0000001

…..

1

0000010

…..

0

0000011

…..

1

0000100

…..

0

0000101

…..

1

0000110

…..

0

0000111

…..

1问题1：假设

A15直接接E3，存储器地址范围？1K×8位1K×8位1K×8位1K×8位问题2：假设

4K×8的存储器地址范围：7000H～7FFFH，

如何连接？

例2.某半导体存储器，按字节编址。其中，0000H～07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～1FFFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。(1)计算芯片数(2)给出地址分配和片选逻辑(3)画出连接图（全译码）。（1）计算容量和芯片数ROM区：2KB单元数=末地址-首地址+1=07FFH-0000H+1=800H=2K容量=2KB芯片数=2KB/2KB=1RAM区：3KB单元数=末地址-首地址+1=1FFFH-0800H+1=1800H=6K容量=6KB芯片数=6KB/2KB=3（2）地址分配与片选逻辑A15A14A13A12A11A10A9…A0000000……0000001……1

000011……1

000101

……

1

000010……0

000100

……

08KB需13位地址寻址：ROMA12～A064KB2K2K2K2KRAM低位地址分配给芯片，高位地址形成片选逻辑。

芯片

芯片地址片选信号片选逻辑(部分译码)2K2KA10～A0A10～A0CS0CS1A12A11A12A11

000111

……

1

000110

……

02K2KA10～A0A10～A0CS2CS3A12A11A12A11全译码：A15A14A13为全0（3)画出连接图

2K×8811

2K×8811

2K×8811

2K×8811A10~A0D7~D0R/WCS3CS0CS1CS2

ROM

RAM

RAM

RAMY0E3CBAE1E2Y1Y2Y3A11A12A13A14A15+5V例2.某半导体存储器，按字节编址。其中，0000H～07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～1FFFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。(1)计算芯片数(2)给出地址分配和片选逻辑(3)画出连接图（全译码）。（1）计算容量和芯片数ROM区：2KB单元数=末地址-首地址+1=07FFH-0000H+1=800H=2K容量=2KB芯片数=2KB/2KB=1RAM区：6KB单元数=末地址-首地址+1=1FFFH-0800H+1=1800H=6K容量=6KB芯片数=6KB/1KB=6（2）地址分配与片选逻辑A15A14A13A12A11A10A9…A0000000……0000001……1

0000101……

1

000010

0……

08KB需13位地址寻址：ROMA12～A0RAM低位地址分配给芯片，高位地址形成片选逻辑。

芯片

芯片地址片选信号片选逻辑（部分译码）2K1KA10～A0A9～A0CS0CS1A12A11

000111

1……

1

000111

0……

01KA9～A0CS6A12A11A10A12A11A10全译码：A15A14A13为全064KB…2K1K1K1K

0000111……

1

0000110……

01KA9～A0CS2A12A11A10（3)画出连接图

2K×8811

……

1K×8810

1K×8810A10~A0D7~D0R/WCS0CS1CS2

ROM

RAM

RAMY0E3CBAE1E2Y1Y2Y3A11A12A13A14A15+5VA10CS3CS4

CS5CS6

如果选用RAM芯片为2114（1KX4/片）?A10A10A10A10A10（3)画出连接图(选用RAM芯片为2114)Y0E3CBAE1E2Y1Y2Y3A11A12A13A14A15+5VA10A10A10A10A10A10

2K×8811

……10A10~A0D7~D0R/WCS0CS1CS2

ROMCS3CS4

CS5CS6

1K×44

RAM

1K×4

RAM410

1K×44

RAM

1K×4

RAM4例3.某半导体存储器，按字节编址。其中，0000H～07FFH为ROM区，选用EPROM芯片（2KB/片）；0800H～13FFH为RAM区，选用RAM芯片（2KB/片和1KB/片）。地址总线A15～A0（低）。给出地址分配和片选逻辑。1.计算容量和芯片数ROM区：2KB单元数=(末地址-首地址)+1=07FFH-0000H+1=800H=2K容量=2KB芯片数=2KB/2KB=1RAM区：3KB单元数=(末地址-首地址)+1=13FFH-0800H+1=C00H=3K容量=3KB芯片数:2KB(1片),1KB(1片)

存储空间分配：2.地址分配与片选逻辑先安排大容量芯片（低地址），再安排小容量芯片。A15A14A13A12A11A10A9…A0000000……0000001……1

000011……1

0001001…1

000010……0

0001000…05KB需13位地址寻址：ROMA12～A064KB1K2K2KRAM低位地址分配给芯片，高位地址形成片选逻辑。

芯片芯片地址片选信号片选逻辑2K2K1KA10～A0A10～A0A9～A0CS0CS1CS2A12A11A12A11A12A11A10A15A14A13为全0例4.用64K×8的RAM芯片和32K×16的ROM芯片组成256K×16的存储器，地址范围：00000H～3FFFFH，其中ROM区：10000H～1FFFFH，其余为RAM区的地址。1.地址线、数据线各多少根（或MAR、MDR多少位）？2.RAM、ROM芯片各多少片？解：1.256K×16=218×16；地址线18根、数据线16根2.ROM的单元数:(1FFFFH-10000H+1)=64KROM的容量为：64K×16，

ROM的芯片数：64K×16/32K×16=2；RAM的容量为：192K×16（256K-64K=192K），RAM的芯片数：64K×16/64K×8=2；三、主存的外部连接方式

1.系统的结构模式(1)最小系统模式53当系统要求存储器容量不大时，可以把数据总线DB、地址总线AB、控制总线CB的部分直接与存储芯片相连。如图4-24(a)。三、主存的外部连接方式

1.系统的结构模式(2)较大系统模式当系统要求存储器容量较大时，需要有专门的接口芯片实现与存储器芯片的连接。例如地址锁存器、数据缓冲器、总线控制器形成总线，存储器芯片就挂到总线上。如图4-24(b)。三、主存的外部连接方式

1.系统的结构模式(3)专用存储总线模式CPU北桥芯片内存AGP/PCIECPU类型内存类型主频前端总线等支持南桥芯片USB键盘接口等前端总线动态存储器依靠电容电荷存储信息。平时无电源供电，时间一长电容电荷会泄放，需定期向电容补充电荷，以保持信息不变。五、存储器的刷新与校验1.动态存储器刷新定期向电容补充电荷刷新2.最大刷新间隔在此期间，必须对所有动态单元刷新一遍。各动态芯片可同时刷新，片内按行刷新2ms3.刷新方法（按行读）。刷新一行所用的时间刷新周期（存取周期）刷新一块芯片所需的刷新周期数由芯片矩阵的行数决定。对主存的访问由CPU提供行、列地址，随机访问。CPU访存：动态芯片刷新：

由刷新地址计数器提供行地址，定时刷新。2ms内集中安排所有刷新周期。4.刷新周期的安排方式(刷新方式)死区用在实时要求不高的场合。（1）集中刷新R/W刷新R/W刷新2ms50ns（2）分散刷新各刷新周期分散安排在存取周期中。R/W刷新R/W刷新100ns用在低速系统中。2ms（3）异步刷新例.各刷新周期分散安排在2ms内。用在大多数计算机中。每隔一段时间刷新一行。128行≈15.6微秒每隔15.6微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行。R/W刷新R/W刷新R/WR/WR/W15.6微秒15.6微秒15.6微秒刷新请求刷新请求（DMA请求）（DMA请求）有效信息位+1位校验位校验码（1）

奇偶校验

如：偶校验检测依据（编码规则）：码距d=2通过统计校验码中1的个数是否为偶数来查错。1011001

0

可检测一位错，

约定校验码中1的个数为奇数/偶数。1011011

1

不能纠错。

用于主存校验。

（2）

ECC校验5、主存储器的校验2.P272某半导体存储器容量8K×8，可选用SRAM芯片容量为2K×4/片。地址总线A15～A0,双向数据总线D7～D0,读/写信号线R/W。请设计画出该存储器逻辑图，并注明地址分配与片选逻辑式及片选信号的极性。（1）芯片数=8K×8/2K×4=8（2）地址分配与片选逻辑64KB2K×42K×42K×42K×42K×42K×42K×42K×4需13位地址寻址：8KBA15…A13A12A11A9……A0A12～A00…000

0

……

0任意值0…000

1

……

10…001

1

……

10…010

1

……

10…001

0

……

00…010

0

……

00…011

0

……

00…011

1

……

1片选芯片地址低位地址分配给芯片，高位地址形成片选逻辑。

芯片芯片地址片选信号片选逻辑1K1K1K1KA10～A0A10～A0A10～A0A10～A0CS0CS1CS2CS3A15A14A13A12A11A15A14A13A12A11A15A14A13A12A11A15A14A13A12A11P272某半导体存储器14KB，0000H～1FFFH为ROM区，2000H～37FFH为RAM区，地址总线A15～A0（低）。数据总线D7～D0,读/写信号线R/W。选用EPROM芯片（4KB/片）；选用RAM芯片（2K×4/片）。5.1.计算容量、芯片数ROM区容量：（1FFFH-0000H+1）=2000H（8K）；芯片数=8KB/4KB=2(片)RAM区容量：（37FFH-2000H+1）=1800H（6K）；芯片数=6KB/2K×4=6(片)2.各芯片（组）的地址范围与地址线3.各芯片（组）片选逻辑式4.存储器的逻辑图A15A14A13A12A11A10…A00

000

0

……

0(0000H)0

000

1

……

1(0FFFH)0

001

1

……

1(1FFFH)0

01001…

1(27FFH)0

001

0

……

0(1000H)0

0100

0…

0(2000H）0

01010…

0(2800H)0

0101

1…

1(2FFFH)片选芯片地址

芯片组芯片地址

片选信号

片选逻辑0-4K1-4K2-2K3-2KA11～A0A11～A0A10～A0A10～A0CS0CS1CS2CS3A15A14A13A12A15A14A13A12A15A14A13A12A11A15A14A13A12A112K×42K×42K×42K×44K×84K×8需14位地址寻址14KBA13～A02K×42K×40

01100…

0(3000H)0

01101…

1(37FFH)4-2KA10～A0CS4A15A14A13A12A11（3)画出存储芯片逻辑图

4K×8812

……

4K×8812

2K×4411A11~A0D7~D0R/WCS0CS1CS2

ROM

ROM

RAMY0E3CBAE1E2Y1Y2Y3A12A13A14A15GNDVccA11A11CS3

2K×4

RAM4

2K×4411

RAM

2K×4

RAM4CS4A11实验一

运算器实验（2学时）

时间:9周（周一）下午8、9节实验二

存储器实验（4学时）

时间:11周（周一）晚上6:30-9:30

实验三

系统总线与总线接口实验（4学时）

时间:12周（周一）晚上6:30-9:30

实验四

微程序控制器实验（2学时）

时间:13周（周一）下午8、9节实验五

CPU与简单模型机设计实验（4学时）

时间:14周（周一）晚上6:30-9:30

P272(修改)某半导体存储器16KB，0000H～1FFFH为ROM区，2000H～3FFFH为RAM区，地址总线A15～A0（低）。数据总线D7～D0,读/写信号线R/W。选用EPROM芯片（4KB/片）；选用RAM芯片（2K×4/片）。5.1.计算容量、芯片数2.各芯片（组）的地址范围与地址线（地址范围用十六进制）3.各芯片（组）片选逻辑式(片选信号采用全译码，译码器用74LS138）4.存储器的逻辑图P272某半导体存储器16KB，0000H～1FFFH为ROM区，2000H～3FFFH为RAM区，地址总线