CH3 组合逻辑电路的分析和设计

第三章组合逻辑电路3.1

逻辑代数的基本定律和规则3.2

逻辑函数及其描述方法3.3逻辑函数的化简3.4门级组合逻辑电路的分析和设计方法3.5常用的组合逻辑单元电路3.4单元级组合逻辑电路的设计和分析方法3.7组合逻辑电路的竞争和冒险2/4/202313.1逻辑代数的基本定律和规则一、逻辑代数的基本定律0-1律重叠律互补律还原律分配律结合律交换律2/4/20232反演律吸收律3.1逻辑代数的基本定律和规则冗余律

在两个乘积项中，若有一个变量是互反的，那么由这两个乘积项中的其它变量组成的乘积项就是多余的，可以消去。公式可推广：2/4/202333.1逻辑代数的基本定律和规则求证:A+BC=(A+B)(A+C)证明:右边=AA+AB+AC+BC;分配律=A+A(B+C)+BC;分配律,重叠律=A(1+B+C)+BC;分配律=A•1+BC;0-1律=A+BC;0-1律=左边证明:右边=AA+AB+AC+BC;分配律=A(A+B+C)+BC;分配律=A+BC;吸收律2/4/202343.1逻辑代数的基本定律和规则例：用真值表证明反演律000101101111000110010101000证明:2/4/20235=AB+AC+ABC+ABC3.1逻辑代数的基本定律和规则=AB+AC+(A+A)BC证明:左边=AB+AC+BC=AB+AC=AB(1+C)+AC(1+B)例：证明冗余律成立；；分配律；分配律；0-1律=右边2/4/202363.1逻辑代数的基本定律和规则练习：证明成立。证明:2/4/202373.1逻辑代数的基本定律和规则二、逻辑代数的基本规则1.代入规则：任何一个含有某变量的等式，如果等式中所有出现此变量的位置均代之以一个逻辑函数式，则此等式依然成立。例：AB=A+BBC替代B得由此反演律能推广到n个变量：利用反演律2/4/202383.1逻辑代数的基本定律和规则2.反演规则：对于任意一个逻辑函数式F，做如下处理：①运算符“.”与“+”互换,“”与“⊙”互换;②常量“0”换成“1”，“1”换成“0”；③原变量换成反变量，反变量换成原变量。那么得到的新函数式称为原函数式F的反函数式。注意：

Δ遵守“括号、乘、加”（即括号－与－或）的运算优先次序。必要时适当地加入括号。

非号保留，而非号下面的函数式按反演规则变换

将非号去掉，而非号下的函数式保留不变Δ

不属于单个变量上的非号处理两种办法：2/4/202393.1逻辑代数的基本定律和规则法1：利用反演规则直接得到，求。例：法2：利用反演律2/4/2023103.1逻辑代数的基本定律和规则3.对偶规则：对于任意一个逻辑函数式F，做如下处理：①运算符“.”与“+”互换,“”与“⊙”互换；②常量“0”换成“1”，“1”换成“0”；那么得到的新函数式称为原函数式F的对偶式F′。对偶规则:若两逻辑式相等，则它们对应的对偶式也相等。即若F1=F2,

则F1′=F2′。注意：

Δ运算顺序不变；Δ只变换运算符和常量，其变量是不变的。2/4/2023113.1逻辑代数的基本定律和规则如：2/4/2023123.2逻辑函数及其描述方法逻辑函数与普通代数中的函数相似，它是随自变量的变化而变化的因变量。因此，如果用自变量和因变量分别表示某一事件发生的条件和结果，那么该事件的因果关系就可以用逻辑函数来描述。数字电路的输入、输出量一般用高、低电平来表示，高、低电平也可以用二值逻辑1和0来表示。同时数字电路的输出与输入之间的关系是一种因果关系，因此它可以用逻辑函数来描述，并称为逻辑电路。对于任何一个电路，若输入逻辑变量A、B、C、…的取值确定后，其输出逻辑变量F的值也被惟一地确定了，则可以称F是A、B、C、…的逻辑函数，并记为3.2.1逻辑函数2/4/2023133.2逻辑函数及其描述方法3.2.2逻辑函数的描述BYAC一、真值表描述：A、B、C----输入变量

Y----

输出变量1表示开关闭合，灯亮0表示开关断开，灯不亮ABCY000001010011100101110111000101012/4/2023143.2逻辑函数及其描述方法二、逻辑式描述：1.一般形式：任何一个逻辑函数式都可以通过逻辑变换写成以下五种形式：与或式或与式与非－与非式或非－或非式与或非式分析得：2/4/2023153.2逻辑函数及其描述方法2.逻辑式两种标准形式1）最小项之和式－－标准与或式

在n变量逻辑函数中，由所有n个变量以原变量或反变量的形式出现一次而组成的乘积项（与项）。－－－最小项（Minterm）

n变量逻辑函数的最小项有2n个。最小项通常用符号mi来表示。下标i的确定：把最小项中的原变量记为1，反变量记为0，当变量顺序确定后，按顺序排列成一个二进制数，则与这个二进制数相对应的十进制数，就是这个最小项的下标i。在一个与或逻辑式中，若所有的乘积项均为最小项，则该逻辑式称为最小项之和式。2/4/2023163.2逻辑函数及其描述方法ABCm0m1m2m3m4m5m6m701234567000001010011100101110111编号对应的十进制数使最小项为1的变量取值最小项三变量逻辑函数的最小项只有一种输入组合使对应的最小项为1，而其他的组合都使它为0。2/4/2023173.2逻辑函数及其描述方法例：写出的最小项之和式。最小项之和式为：解：2/4/2023183.2逻辑函数及其描述方法2）最大项之积式－－标准或与式

在n变量逻辑函数中，由所有n个变量以原变量或反变量的形式出现一次而组成的或项（和项）。－－－最大项（Maxterm）

n变量逻辑函数的最大项有2n个。最大项通常用符号Mi来表示。下标i的确定：把最大项中的原变量记为0，反变量记为1，当变量顺序确定后，按顺序排列成一个二进制数，则与这个二进制数相对应的十进制数，就是这个最大项的下标i。在一个或与逻辑式中，若所有的或项均为最大项，则该逻辑式称为最大项之积式。2/4/2023193.2逻辑函数及其描述方法ABCM0M1M2M3M4M5M6M701234567000001010011100101110111编号对应的十进制数使最大项为0的变量取值最大项三变量逻辑函数的最大项只有一种输入组合使对应的最大项为0，而其他的组合都使它为1。2/4/2023203.2逻辑函数及其描述方法3）最小项和最大项的性质①n变量的全部最小项之和恒为1，全部最大项的之积恒为0。

②任意两个最小项之积恒为0，任意两个最大项之和恒等于1

。③n变量的每一个最小（大）项有n个相邻项（相邻项是指两个最小项只有一个因子互为反变量，其余因子均相同，又称为逻辑相邻项）。2/4/202321若给定则3.2逻辑函数及其描述方法4）最小项和最大项的关系－－互为反函数则－－求反函数－－求对偶式－－求最大项之积式2/4/2023223.2逻辑函数及其描述方法例：已知

利用最小项表达式求其反函数和对偶式。解：2/4/202323例：写出的最大项之积式。解：已知则3.2逻辑函数及其描述方法2/4/2023243.2逻辑函数及其描述方法三、卡诺图描述：

将n变量的全部最小项各用一个小方块表示，并使具有逻辑相邻性的最小项在几何位置上也相邻地排列起来，所得到的图形叫做n变量的卡诺图（KarnaughMap）。1.卡诺图的构成AB00011011m0m1m2m3AABBABAB1010m0m1m2m3miABABABAB10100123二变量K图

建立多于二变量的卡诺图，则每增加一个逻辑变量就以原卡诺图的右边线（或底线）为对称轴作一对称图形，对称轴左面（或上面）原数字前增加一个0，对称轴右面（或下面）原数字前增加一个1。2/4/202325∴卡诺图是上下，左右闭合的图形。3.2逻辑函数及其描述方法ABC0100011110m0m1m2m3m4m5m6m700011110000111100123456712131415

891011ABCDABC010001111001234567几何相邻：一是相接，即紧挨着；二是相对，即任意一行或一列的两端；三是相重，即对折起来位置重合。三变量K图四变量K图2/4/2023263.2逻辑函数及其描述方法2.卡诺图描述逻辑函数①给出真值表将真值表的每一行的取值填入卡诺图即可。填入Y＝1的项即可。ABCY00000101001110010111011100010101例：ABC010001111000010101ABC0100011110

1

112/4/2023273.2逻辑函数及其描述方法②给出逻辑函数的最小项之和式－－标准与或式将逻辑函数的最小项在卡诺图上相应的方格中填1；其余的方格填0(或不填)。任何一个逻辑函数都等于其卡诺图上填1的那些最小项之和。

例：用卡诺图分别描述下列逻辑函数ABC0100011110

11

11000111100001111011

1

11

1

11

ABCD解：2/4/2023283.2逻辑函数及其描述方法③给出逻辑函数一般与或式确定使每个与项为1的所有输入变量取值，并在卡诺图上对应方格填1；其余的方格填0(或不填)。也可化为标准与或式，再填入。例：用卡诺图分别描述下列逻辑函数ABC0100011110

1

1111解：A：当ABC=1××(×表示可以为0，也可以为1)时该与项为1，在卡诺图上对应四个方格(m4，m5，m6，m7)处填1。

：当ABC=×10时该与项为1，在卡诺图上对应两个方格(m2，m6)处填1。2/4/2023293.2逻辑函数及其描述方法00011110000111101111

1

1

1

111ABCD

D

：当ABCD=×××1时该与项为1，对应八个方格(m1、m3、m5、m7、m9、m11、m13、m15)处填1。

：当ABCD=001×时该与项为1，对应两个方格(m2、m3)处填1。：当ABCD=101×时该与项为1，在卡诺图上对应两个方格(m10、m11)处填1。解：AD：当ABCD=1××1时该与项为1，对应四个方格(m9、m11、m13、m15)处填1。某些最小项重复，只需填一次即可。2/4/2023303.2逻辑函数及其描述方法④给出逻辑函数的最大项之积式－－标准或与式将逻辑函数的最大项在卡诺图上相应的方格中填0（或不填）；其余的方格填1。任何一个逻辑函数都等于其卡诺图上填1的那些最大项之积。

例：用卡诺图描述逻辑函数ABC010001111001011011解：2/4/2023313.2逻辑函数及其描述方法⑤给出逻辑函数一般或与式确定使每个或项为0的所有输入变量取值，并在卡诺图上对应方格填0；其余的方格填1。也可化为标准或与式，再填入。例：用卡诺图分别描述逻辑函数ABC010001111000001011解：A：当ABC=0××(×表示可以为0，也可以为1)时该或项为0，在卡诺图上对应四个方格(m0，m1，m2，m3)处填0。

：当ABC=×01时该与项为0，在卡诺图上对应两个方格(m1，m5)处填0。2/4/2023323.2逻辑函数及其描述方法四、逻辑图描述：

将逻辑函数中各变量之间的与、或、非等逻辑关系用图形符号表示出来，就可画出表示函数关系的逻辑图。&AB≥1

Y&AC&BD例：用逻辑图描述函数2/4/2023331.从真值表、卡诺图列出逻辑函数式①找出真值表和卡诺图中取值为“1”的最小项；②各与项相或，即得与或逻辑函数式；3.2逻辑函数及其描述方法五、各种描述方法间的相互转换ABCY00000101001110010111011100010111ABC0100011110

1111例：2/4/2023342.从逻辑函数式列出真值表3.2逻辑函数及其描述方法将输入变量取值的所有组合状态逐一代入逻辑式求出函数值，列成表。例:求它对应的真值表。ABCY000001010011100101110111000101112/4/2023353.从逻辑函数式画出逻辑图3.2逻辑函数及其描述方法用图形符号代替逻辑式中的运算符号。例：用逻辑图描述逻辑函数&C1A≥1

1B&&≥1

Y2/4/2023364.由逻辑图列出逻辑函数式3.2逻辑函数及其描述方法从输入端到输出端逐级写出每个图形符号对应的逻辑式，即可得到对应的逻辑式。&CB1A≥1

Y11&≥1

例：2/4/2023373.3逻辑函数的化简

同一个逻辑函数可以写成不同形式的逻辑式，逻辑函数式越简单，它所表示的逻辑关系越明显，也有利于用最少的电子器件实现这个逻辑函数。最简“与或”式的标准：１.含的与项最少；－－门最少２.各与项中的变量数最少。－－门的输入端最少以后主要讨论“与或”式的化简。其中，最常用的为“与或”逻辑表达式。2/4/2023383.3逻辑函数的化简一、代数化简法：1.并项法

例：用并项法化简下列逻辑函数解：利用公式将两项合并成一项，并消去互补因子。由代入规则，A和B也可是复杂的逻辑式。2/4/2023393.3逻辑函数的化简解：⊙解：2/4/2023403.3逻辑函数的化简2.吸收法（消项法）例：用吸收法化简下列逻辑函数解：利用公式，将多余项吸收（消去）。2/4/2023413.3逻辑函数的化简3.消元法例：用消元法化简下列逻辑函数解：利用公式，将多余因子吸收（消去）。2/4/2023423.3逻辑函数的化简4.配项法例：用配项法化简下列逻辑函数解：利用公式，配项或增加多余项，再和其他项合并。2/4/202343解：解：3.3逻辑函数的化简2/4/2023443.3逻辑函数的化简解法1：解法2：代数化简法

优点:不受变量数目的限制。

缺点：没有固定的步骤可循；需要熟练运用各种公式和定理；在化简一些较为复杂的逻辑函数时还需要一定的技巧和经验；有时很难判定化简结果是否最简。由上例可知，逻辑函数的化简结果不是唯一的。2/4/2023453.3逻辑函数的化简二、卡诺图化简法：在卡诺图中，凡是几何位置相邻的最小项均可以合并。①任何一个合并圈(即卡诺圈)所含的方格数为2n个。②必须按照相邻规则画卡诺圈，几何位置相邻包括三种情况：一是相接，即紧挨着的方格相邻；二是相对，即一行(或一列)的两头、两边、四角相邻；三是相重，即以对称轴为中心对折起来重合的位置相邻。③2n个方格合并，消去n个变量。1.卡诺图中最小项合并规律A01111BC100011110112/4/202346ABC01000111101

1

111100011110000111101111111111

1

ABCD3.3逻辑函数的化简2/4/202347000111100001111011

1

11

11

1

1

1

ABCD000111100001111011111

1

1

1

1111ABCD3.3逻辑函数的化简2/4/2023482.用卡诺图化简逻辑函数①画出逻辑函数的卡诺图。②圈“1”合并相邻的最小项。③将每一个圈对应的与项相或，即得到最简与或式。①尽量画大圈，但每个圈内只能含有2n（n=0,1,2,3……）个相邻项。要特别注意对边相邻性和四角相邻性。②圈的个数尽量少。③卡诺图中所有取值为“1”的方格均要被圈过，即不能漏下取值为“1”的最小项。④保证每个圈中至少有一个“1格”只被圈过一次，否则该圈是多余的。画圈原则：3.3逻辑函数的化简1）最简与或式的求法①画出逻辑函数的卡诺图。②圈“1”合并相邻的最小项。③将每一个圈对应的与项相或，即得到最简与或式。2/4/202349ABC01000111101

111113.3逻辑函数的化简ABC01000111101

11111例：用卡诺图将函数化为最简与或式。解：化简结果不唯一。2/4/20235000011110000111101111

11

11

1

1

1

1ABCD3.3逻辑函数的化简例：用卡诺图将下面函数化为最简与或式。解：00011110000111101111

11

11

1

1

1

1ABCD2/4/2023513.3逻辑函数的化简2）最简或与式的求法①画出逻辑函数的卡诺图。②圈“0”合并相邻的最大项。③将每一个圈对应的或项相与，即得到最简或与式。①圈“0”合并与圈“1”合并类同；②或项由K圈对应的没有变化的那些变量组成，当变量取值为“0”时写原变量，取值为“1”时写反变量。注意：2/4/2023523.3逻辑函数的化简例：用卡诺图将下面函数化为最简或与式。00011110000111100

00

0

00

000

0ABCD解：2/4/2023533.含有无关项的逻辑函数的化简3.3逻辑函数的化简对应输出函数值没有确定值的最小项（最大值）称为无关项、任意项或约束项。函数值可以为1，也可以为0（记为Ф或×）。对于输入变量的每一组取值组合，逻辑函数都有确定的值，则这类逻辑函数称为完全描述的逻辑函数。对于输入变量的某些取值组合，逻辑函数值不确定（可以为1，也可以为0），这类逻辑函数称为非完全描述的逻辑函数。2/4/202354两种表示方式：对于最小项之和表示式为：对于最大项之积表示式为：3.3逻辑函数的化简

含有无关项的逻辑函数，由于在无关项的相应取值下，函数值随意取成0或1都不影响函数原有的功能，因此可以充分利用这些无关项来化简逻辑函数，即采用卡诺图化简函数时，可以利用Ø(或×)来扩大卡诺圈。含有无关项的卡诺图化简：原则：需要时才用，不需要时不用。2/4/2023553.3逻辑函数的化简ABC01000111100

×0×0×ABC0100011110

11×××例：用卡诺图将函数化为最简与或式和最简或与式。解：2/4/2023563.3逻辑函数的化简例：某电路的输入ABCD是8421BCD码，当ABCD表示的十进制数不大于6时，电路输出Y为1，否则Y＝0。写出最小项之和式，并用卡诺图求出其最简与或式和最简或与式。NiABCDY0000011000112001013001114010015010116011017011108100009100101010×1011×1100×1101×1110×1111×解：真值表2/4/2023573.3逻辑函数的化简00011110000111101111111××××

×

×ABCD0001111000011110

0××××

00×

×ABCD最小项之和表达式为：2/4/2023583.4门级组合逻辑电路的分析和设计方法数字电路按其完成逻辑功能的不同特点，可划分为组合逻辑电路和时序逻辑电路两大类。…an组合逻辑电路…a1y1ym向量函数形式：Y=F(A)组合逻辑电路：①从逻辑上讲，组合电路在任一时刻的输出状态仅由该时刻的输入状态决定，而与过去的输入状态无关。②从结构上讲，组合电路都是单纯由逻辑门组成，且输出不存在反馈路径。－－电路无记忆功能2/4/202359所谓逻辑电路的分析，就是找出给定逻辑电路输出和输入之间的逻辑关系，并确定电路的逻辑功能。分析过程一般按下列步骤进行：①根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数表达式。②根据输出函数表达式列出真值表。③用文字概括出电路的逻辑功能。3.4门级组合逻辑电路的分析和设计方法一、门级组合逻辑电路的分析方法直接由逻辑门电路构成的组合逻辑电路称为门级组合逻辑电路。③④逻辑图逻辑表达式最简表达式真值表确定功能②①2/4/2023603.4门级组合逻辑电路的分析和设计方法例：分析下图电路的逻辑功能，已知此电路用于数据分类，试指出该电路的用途。解：①逻辑表达式：2/4/2023613.4门级组合逻辑电路的分析和设计方法②真值表：23571113③调整：④结论：分类出4位二进制数中的素数2、3、5、7、11、13。2/4/202362例：试分析如下电路图的逻辑功能。①逻辑函数表达式：3.4门级组合逻辑电路的分析和设计方法解：2/4/202363②逻辑真值表：③结论：当DCBA表示的二进制数小于或等于5时Yo为1，这个二进制数大于5且小于11时Y1为1，当这个二进制数大于或等于11时Y2为1。因此，这个逻辑电路可以用来判别输入的4位二进制数数值的范围。3.4门级组合逻辑电路的分析和设计方法2/4/202364二、门级组合逻辑电路的设计方法3.4门级组合逻辑电路的分析和设计方法工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有以下几个方面：①所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最少。这样的电路称“最小化”电路。②满足速度要求，应使级数最少，以减少门电路的延迟。③功耗小，工作稳定可靠。所谓组合逻辑电路设计，就是根据给出的实际逻辑问题，求出实现这一逻辑功能的最佳逻辑电路。2/4/202365①逻辑抽象。将文字描述的逻辑命题转换成真值表叫逻辑抽象。首先要分析逻辑命题，确定输入、输出变量；然后用二值逻辑的0、1两种状态分别对输入、输出变量进行逻辑赋值，即确定0、1的具体含义；最后根据输出与输入之间的逻辑关系列出真值表。②根据真值表，写出相应的逻辑函数表达式。③将逻辑函数表达式化简,并变换为与门电路相对应的最简式。④根据化简的逻辑函数表达式画出逻辑电路图。⑤工艺设计。包括设计机箱、面板、电源、显示电路、控制开关等等。最后还必须完成组装、测试。

3.4门级组合逻辑电路的分析和设计方法组合逻辑电路的设计一般可按以下步骤进行：逻辑图③②①④实际逻辑问题真值表逻辑表达式最简（或最合理）表达式2/4/2023663.4门级组合逻辑电路的分析和设计方法例：某工厂有三条生产线，耗电分别为1号线10kW，2号线20kW，3号线30kW，生产线的电力由两台发电机提供，其中1号机20kW，2号机40kW。试设计一个供电控制电路，根据生产线的开工情况启动发电机，使电力负荷达到最佳配置。解：①逻辑抽象输入变量：1～3号生产线以A、B、C表示，生产线开工为1，停工为0；输出变量：1～2号发电机以Y1、Y2表示，发电机启动为1，关机为0；逻辑真值表2/4/2023673.4门级组合逻辑电路的分析和设计方法②逻辑函数式③卡诺图化简

1111ABC0100011110Y1

ABC0100011110Y211111与或式：与非－与非式：2/4/2023683.4门级组合逻辑电路的分析和设计方法④逻辑电路图与或式与非－与非式2/4/2023693.4门级组合逻辑电路的分析和设计方法例：有一大水箱由YS、YL两台水泵供水，水箱中设置了三个水位检测元件A、B、C，如图所示。水面低于检测元件时，检测元件输出高电平，水面高于检测元件时，检测元件输出低电平。现要求水位超过C点时，YS、YL停止工作；水位低于C点但高于B点时，YS单独工作；水位低于B点但高于A点时，YL单独工作；水位低于A点时，YS、YL同时工作。试设计此控制电路。解：①逻辑抽象输入变量：水位检测元件以A、B、C表示，低于检测元件为1，高于为0；输出变量：水泵以YS、YL表示，水泵工作为1，不工作为0；YSYLBAC示意图逻辑真值表2/4/2023703.4门级组合逻辑电路的分析和设计方法②卡诺图化简

ABC0100011110YL

ABC0100011110YS×1×1××1×1×××③逻辑电路图2/4/202371例：用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明举重成功。3.4门级组合逻辑电路的分析和设计方法解：①逻辑抽象输入变量：主裁判为A，副裁判为B、C。判明成功为1，失败为0；输出变量：举重成功与否用变量Y表示，成功为1，失败为0；逻辑真值表2/4/2023723.4门级组合逻辑电路的分析和设计方法②卡诺图化简

ABC0100011110Y111③逻辑电路图2/4/2023733.5常用的逻辑电路一、编码器（Encoder）用文字、符号或数码表示特定对象的过程称为编码。在数字电路中用二进制代码表示有关的信号称为二进制编码。实现编码操作的电路就是编码器。按照被编码信号的不同特点和要求，有普通编码器、优先编码器、二—十进制编码器之分。使用编码技术可以大大减少数字电路系统中信号传输线的条数，同时便于信号的接收和处理。例如：一个由8个开关组成的键盘，直接接入：需要8条信号传输线；编码器：只需要3条数据线。（每组输入状态对应一组3位二进制代码）2/4/202374输入：I0～I78个高电平信号，输出：3位二进制代码Y2Y1Y0。故也称为8线－3线编码器。3.5常用的逻辑电路1.普通编码器用n位二进制代码可对N≤2n个输入信号进行编码，输出相应的n位二进制代码。特点：输入I0～I7当中只允许一个输入变量有效，即取值为1（高电平有效）。三位二进制普通编码器2/4/2023753位二进制编码器的真值表逻辑表达式：(利用无关项化简)3.5常用的逻辑电路2/4/2023763.5常用的逻辑电路2.二进制优先编码器优先编码器：允许同时在n个输入端有多个输入信号有效，编码器按输入线编号的大小来排列优先级，只对同时输入的多个信号中优先权最高的一个进行编码。设I7的优先级别最高，I6次之，依此类推，I0最低。3位二进制优先编码器的真值表2/4/202377逻辑表达式：3.5常用的逻辑电路2/4/202378如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。3.5常用的逻辑电路8线-3线优先编码器

逻辑图输入：逻辑1(高电平）有效输出：原码输出2/4/2023793.5常用的逻辑电路“开门”和“关门”的概念：与门Y&AB

B=1Y=A“开门”

B=0Y=0“关门”

B=0Y=A“开门”

B=1Y=1“关门”或门AYB≥1控制端2/4/2023803.5常用的逻辑电路集成8线－3线优先编码器74LS1482/4/2023813.5常用的逻辑电路8线－3线优先编码器74LS148逻辑符号图扩展电路功能：G１门、G２门、G３门组成控制电路。①S－选通输入端，低电平有效。②Ys－选通输出端，低电平表示“电路工作，无编码信号输入”。③YEX－扩展输出端，低电平表示“电路工作，有编码信号输入”。

2/4/2023823.5常用的逻辑电路74LS148功能表输入：逻辑0(低电平）有效输出：反码输出注意：2/4/202383例：试用两片74LS148接成16线－4线优先编码器，将A0～A15

16个输入信号编为二进制编码Z3Z2Z1Z0=0000～1111。其中A15的优先权最高，A0的优先权最低。3.5常用的逻辑电路电路扩展应用：①输入信号的连接；②级联问题（芯片工作的优先级）；③输出信号的连接。解：①输入信号需用两片2/4/2023843.5常用的逻辑电路②级联问题高优先级低优先级③输出信号A15A8A7A0编码10Z3111000111000Z2Z1Z001YEX(1)2/4/2023853.5常用的逻辑电路74LS148扩展的16线－4线优先编码器2/4/2023863.5常用的逻辑电路3.二－十进制（BCD）优先编码器把I0～I9的十个状态分别编码成十个BCD码。其中I9的优先权最高，I0的优先权最低。74LS147的功能表输入：逻辑0(低电平）有效输出：反码输出注意：2/4/202387二－十进制（BCD）优先编码器74LS1472/4/2023883.5常用的逻辑电路二、译码器（Decoder）

译码是编码的逆过程，即将具有特定含义的一组代码“翻译”出它的原意的过程叫译码。实现译码功能的逻辑电路称为译码器。数字电路中，常用的译码器有二进制译码器、二－十进制译码器和显示译码器。1.二进制译码器设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个有效（为1或为0），其余全无效（为0或为1）。2线－4线译码器：2/4/2023893.5常用的逻辑电路输入输出ABY0Y1Y2Y30010000101001000101100012线－4线译码器真值表逻辑函数：2线－4线译码器电路2/4/202390S1,S2,S3为片选端，S1=1,S2+S3=0时，Gs输出高电平，译码器处于工作状态。3.5常用的逻辑电路3线－8线译码器74LS138：控制电路：2/4/2023913.5常用的逻辑电路控制门GS＝1时，输出逻辑表达式：每个输出对应一个最小项2/4/2023923线－8线译码器74LS138的功能表S1S2+S3A2A1A0Y0Y1Y2Y3Y4Y5Y6Y70xxxx11111111x1xxx1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110输出输入3.5常用的逻辑电路片选选通，输入某种状态，则对应的最小项输出项为0。2/4/202393例：试用两片3线－8线译码器74LS138组成4线－16线译码器，将输入的4位二进制代码D3D2D1D0译成16个独立的低电平信号Z0～Z15。3.5常用的逻辑电路解：①输出信号②输入信号和级联问题111片（2）工作译码0001111片（1）工作译码0000Z8～Z15Z0～Z7D2D1D0D32/4/2023943.5常用的逻辑电路74LS138扩展的4线－16线译码器2/4/2023953.5常用的逻辑电路4线－16线译码器74LS154：Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15Sa

SbA3A2A1A074LS154控制电路：Sa和Sb为选通控制端:当Sa=Sb=0时，译码器处于选通工作状态，实现4线-16线译码；否则，译码器被封锁，输出Y0～Y15均为高电平。2/4/2023963.5常用的逻辑电路二进制译码器的应用很广，典型的应用有以下几种：①实现存储系统的地址译码；②实现逻辑函数；③带使能端的译码器可用作数据分配器。2/4/202397用译码器实现逻辑函数①写出函数的标准与或表达式（最小项之和），并变换为与非-与非形式；②画出用二进制译码器和与非门实现这些函数的接线图。

n线—2n线译码器有2n个代码组合，包含了n变量函数的全部最小项。当译码器的使能端有效时，每个输出（一般为低电平输出）对应相应的最小项,即。因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以少量的门电路，便可以实现逻辑函数。一般步骤：3.5常用的逻辑电路2/4/202398例：试利用3线－8线译码器74LS138设计一个多输出的组合逻辑电路。输出的逻辑函数式为：解：①最小项之和形式②化为与非－与非式3.5常用的逻辑电路2/4/202399③画逻辑电路3.5常用的逻辑电路2/4/20231003.5常用的逻辑电路数据输入地址码输入Y0Y1Y2Y3Y4Y5Y6Y7多路分配器框图由地址码切换控制，将各种输入数据分时地传递给不同的输出端，实现多路数据分配。多路数据分配器2/4/2023101地址码输入数据输入“1”多路数据输出3.5常用的逻辑电路例：利用3线-8线译码器构成8路输出的多路分配器。2/4/20231023.5常用的逻辑电路2.二－十进制译码器二—十进制译码器也称BCD译码器，它的功能是将输入的十进制BCD码(四位二元符号)译成10个高、低电平输出信号，因此也叫4—10译码器。74LS42逻辑电路2/4/20231033.5常用的逻辑电路二－十进制译码器74LS42逻辑函数式2/4/2023104二－十进制译码器74LS42的真值表3.5常用的逻辑电路74LS42有拒伪码功能。2/4/20231053.5常用的逻辑电路3.显示译码器驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号等翻译成人们习惯的形式，并直观地显示出来的电路，称为显示译码器。①显示器件发光二极管数码管（LED数码管）优点：亮度高，响应时间短；缺点：工作电流大。COMCOM2/4/2023106液晶显示器（LCD）：液晶是一种既具有液体的流动性又具有晶体光学特性的有机化合物。外加电场能控制它的透明度和显示的颜色，由此制成LCD。液晶显示器两个电极上加50HZ~500HZ的交变电压。玻璃盖板透明电极（正面电极）反射电极（公共电极）液晶加电场未加电场符号3.5常用的逻辑电路暗灰色优点：功耗极低；缺点：亮度很低，响应速度慢。透明色2/4/20231073.5常用的逻辑电路②BCD－七段显示译码器驱动共阴极显示器驱动共阳极显示器输出状态为：

高电平或低电平输出状态为：

低电平或高阻态亮灭亮灭2/4/20231083.5常用的逻辑电路abcedfgh共阴极LED2/4/20231093.5常用的逻辑电路驱动电路（共阴极）（共阳极）上拉电阻限流电阻2/4/20231103.5常用的逻辑电路辅助控制端功能：①试灯输入端LT：低电平有效。当LT=0时，数码管七段全亮,与输入的译码信号无关。用于测试数码管的好坏。②灭零输入端RBI：低电平有效。当LT=1，RBI=0时，且译码输入为0的二进制码0000时，该位输出不显示，即0字被熄灭。当译码输入不为0时，该位正常显示。用于消隐无效的0。如数据073.40可显示为73.4。③灭灯输入、灭零输出端BI/RBO。此端可以作输入端，也可以作输出端。作输入端使用时，如果BI=0时，数码管七段全灭，与译码输入无关。作输出端使用时，受控于RBI和LT。当RBI=0，LT=1，且输入为0的二进制码0000时，即实现“灭零”时，RBO输出低电平，即RBO=0，用以指示该片正处于灭零状态。2/4/20231113.5常用的逻辑电路灭零输入端RBI和灭零输出端RBO配合使用，实现多位十进制数码显示系统的整数前和小数后的灭零控制。如数据073.40可显示为73.4。2/4/20231123.5常用的逻辑电路三、数据选择器（DataSelector）数据选择器又称多路选择器(Multiplexer,简称MUX)。每次在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关。

数据选择器示意图2/4/20231133.5常用的逻辑电路S0000A1A0Y00D001D110D211D31××0S4选1数据选择器功能表S：选通控制端。

S=0时，数据选择器工作；S=1时，Y=0输出无效。2/4/20231143.5常用的逻辑电路3.5常用的逻辑电路4选1数据选择器电路图2/4/20231153.5常用的逻辑电路双4选1数据选择器74LS153逻辑表达式：公共的地址输入端独立的数据输入端和输出端选通控制端2/4/20231163.5常用的逻辑电路在CMOS集成电路中经常用传输门组成数据选择器。以双4选1数据选择器4539为例：2/4/2023117例：试用一片双4选1数选器74LS153组成一个8选1数据选择器。3.5常用的逻辑电路解：A2A1A0Y000～11D0～D3100～11D4～D72/4/20231183.5常用的逻辑电路8选1数据选择器的逻辑表达式：8选1数据选择器74LS151特点：输出端为互补形式。2/4/2023119例：试用4选1数据选择器74LS153实现如下逻辑函数的组合逻辑电路。解：逻辑函数变形为最小项之和形式比较可得：D0=0，D1=1，D2=1，D3=13.5常用的逻辑电路2/4/20231203.5常用的逻辑电路四、加法器（Adder）①半加器：不考虑低位进位将两个一位二进制数A和B相加。1.一位加法器半加和向高位的进位半加器真值表COSCOAB半加器逻辑符号

=1

&

A

B

S

C

O半加器电路图

2/4/20231213.5常用的逻辑电路②全加器：需考虑低位进位将两个一位二进制数A和B相加。全加器真值表全加和向高位的进位2/4/2023122=1=1≥1≥1&&ABCISCO全加器逻辑电路COSCOABCICI全加器逻辑符号3.5常用的逻辑电路2/4/20231233.5常用的逻辑电路2.多位加法器：两个多位二进制数相加。①串行进位加法器（模仿手工计算方式）首先求最低位的和，并将进位向高位传递，由低向高逐次求各位的全加和，并依次将进位向高位传递，直至最高位。每一位的相加结果都必须等到低一位进位产生以后才能建立，传输延迟时间长（最差需要经过4个全加器的延迟时间）。4位串行进位加法器2/4/20231243.5常用的逻辑电路②超前进位加法器在加法运算前，根据进位COi是Ai-1,Ai-2,......,A0及Bi-1,Bi-2,......,B0的函数关系得到每个位的进位CIi，这样一次就可以完成整个加法运算。

COi=AiBi+(Ai+Bi)CIi

令Gi=AiBi，Pi=(Ai+Bi)则COi=Gi+PiCIi=Gi+PiCOi-1分析：COi=Gi+PiCOi-1=Gi+Pi(Gi-1+Pi-1COi-2)=......=Gi+PiGi-1+PiPi-1Gi-2+...+PiPi-1...P1G0+PiPi-1...P0C02/4/20231253.5常用的逻辑电路4位超前进位加法器74LS283的逻辑图只需经过三级门电路的延迟时间，等价于1位全加器的时间延迟。2/4/20231263.5常用的逻辑电路例：试用两片4位超前进位加法器74LS283构成一个8位加法器。解：低位芯片的高位进位输出端接高位芯片的低位进位输入端。高位低位2/4/2023127用来将两个同样位数的二进制数A、B进行比较，并能判别其大小关系的逻辑器件，叫做数值比较器。3.5常用的逻辑电路五、数值比较器（Comparator）1.一位数值比较器①A>B(A=1,B=0)则②A<B(A=0,B=1)则③A=B(A=B=0,A=B=1)则输出函数式低电平有效2/4/2023128A2<B2A<BA0=B0A=BA0<B0A<BA0>B0A>B

3.5常用的逻辑电路2.多位数值比较器比较两个多位数A和B，需从高向低逐位比较。如两个4位二进制数A3A2A1A0和B3B2B1B0进行比较：A3<B3A<B

A3>B3A>B

A3=B3A2>B2A>B

A2=B2A1<B1A<BA1>B1A>B

A1=B12/4/20231293.5常用的逻辑电路集成4位数值比较器A’>B’A’=B’A’<B’：扩展输入端，级联时低位向高位的进位位。若A=B时，要由这三位输入来决定比较结果。A=A3A2A1A0，B=B3B2B1B0：比较数值输入端。A>BA=BA<B：比较结果输出端（高电平有效）。2/4/20231303.5常用的逻辑电路4585电路图扩展输入端只使用两个输出端“1”“0”（开门）2/4/20231313.5常用的逻辑电路4位数值比较器真值表2/4/20231323.5常用的逻辑电路TTL电路（74LS85）CMOS电路（4585）串联扩展2/4/2023133例：试用两片4585比较两个7位二进制数

C6C5C4C3C2C1C0和D6D5D4D3D2D1D0的大小。3.5常用的逻辑电路低位高位解：2/4/20231343.6单元级组合逻辑电路的设计和分析方法以模块化的组合逻辑单元电路为主构成的组合逻辑电路称为单元级组合逻辑电路。①进行逻辑抽象，列出逻辑真值表。②根据真值表，写出相应的逻辑函数表达式。③将逻辑函数表达式变换为适当的形式，以满足组合逻辑单元电路芯片的输入、输出要求。④根据变换的逻辑函数表达式画出逻辑电路连接图。

（切记：组合逻辑单元电路的附加控制端的连接！）

一、单元级组合逻辑电路的设计方法分析过程一般按下列步骤进行：逻辑图③②①④实际逻辑问题真值表逻辑表达式适当的逻辑表达式变换2/4/20231353.6单元级组合逻辑电路的设计和分析方法1.用译码器设计组合逻辑电路①写出函数的标准与或表达式（最小项之和），并变换为与非-与非形式；②画出用二进制译码器和与非门实现这些函数的接线图。

n线—2n线译码器有2n个代码组合，包含了n变量函数的全部最小项。当译码器的使能端有效时，每个输出（一般为低电平输出）对应相应的最小项,即。因此只要将函数的输入变量加至译码器的地址输入端，并在输出端辅以少量的门电路，便可以实现逻辑函数。一般步骤：2/4/20231363.6单元级组合逻辑电路的设计和分析方法例：试利用3线－8线译码器74LS138设计一个多输出的组合逻辑电路。输出的逻辑函数式为：解：①最小项之和形式②化为与非－与非式2/4/20231373.6单元级组合逻辑电路的设计和分析方法③画逻辑电路2/4/2023138例：试利用3线－8线译码器产生一组多输出逻辑函数。解：当S=1时，3线—8线译码器各输出端的函数式为：3.6单元级组合逻辑电路的设计和分析方法①将Z1～Z4化为最小项之和的形式：2/4/2023139②经转换得：Z1=m3m4m5m6Z2=m1m3m7Z3=m3m4m5m6m7Z4=m0m2m4m73.6单元级组合逻辑电路的设计和分析方法③画逻辑图2/4/20231403.6单元级组合逻辑电路的设计和分析方法2.用数据选择器设计组合逻辑电路因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入Di来选择地址变量组成的最小项mi，可以实现任何所需的组合逻辑函数。如果一个MUX的地址变量个数为n，则对这个2n选1的MUX的输出具有标准与或表达式的形式。若组合逻辑函数的输入变量为K个，MUX的地址变量为n个，则有三种情况：K＝n、K>n、K<n。2/4/20231413.6单元级组合逻辑电路的设计和分析方法①K＝n例：试用4选1数据选择器74LS153实现如下逻辑函数的组合逻辑电路。解：逻辑函数变形为最小项之和形式比较可得：D0=0，D1=1，D2=1，D3=12/4/20231423.6单元级组合逻辑电路的设计和分析方法②K>n（K＝n+1）例：试用4选1数据选择器74LS153实现如下逻辑函数的组合逻辑电路。解：逻辑函数变形为最小项之和形式比较可得：当A1A0＝AB时，D0=C，D1=1，D2=C，D3=1选地址A1A0=AB2/4/20231433.6单元级组合逻辑电路的设计和分析方法练习：试用4选1数据选择器74LS153实现如下逻辑函数的组合逻辑电路。2/4/20231443.6单元级组合逻辑电路的设计和分析方法③K<n例：试用8选1数据选择器74LS151实现如下逻辑函数的组合逻辑电路。解：逻辑函数变形为最小项之和形式比较可得：A2=0，A1=A，A0=BD0=0，D1=1，D2=1，D3=0D4=D5=D6=D7=02/4/20231453.6单元级组合逻辑电路的设计和分析方法3.用加法器设计组合逻辑电路例：试用4位超前进位加法器74LS283构成4位减法器。解：设被减数为A3A2A1A0，减数为B3B2B1B0。由二进制运算法则可知，A3A2A1A0减去B3B2B1B0等于A3A2A1A0加上B3B2B1B0的补码。而补码等于反码加1。故B3B2B1B0的补码可以利用非门求