Part 4 硬件接口设计

什么叫封装?

封装，就是指把硅片上的电路管脚,用导线接引到外部接头处,以便与其它器件连接.封装形式是指安装半导体集成电路芯片用的外壳。它不仅起着安装、固定、密封、保护芯片及增强电热性能等方面的作用，而且还通过芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印刷电路板上的导线与其他器件相连接，从而实现内部芯片与外部电路的连接。因为芯片必须与外界隔离，以防止空气中的杂质对芯片电路的腐蚀而造成电气性能下降。另一方面，封装后的芯片也更便于安装和运输。由于封装技术的好坏还直接影响到芯片自身性能的发挥和与之连接的PCB(印制电路板)的设计和制造，因此它是至关重要的。

衡量一个芯片封装技术先进与否的重要指标是芯片面积与封装面积之比，这个比值越接近1越好。

封装主要分为DIP双列直插和SMD贴片封装两种。

从结构方面，封装经历了最早期的晶体管TO（如TO-83、TO32）封装发展到了双列直插封装，随后由PHILIP公司开发出了SOP小外型封装，以后逐渐派生出SOJ（J型引脚小外形封装）、TSOP（薄小外形封装）、VSOP（甚小外形封装）、SSOP（缩小型SOP）、TSSOP（薄的缩小型SOP）及SOT（小外形晶体管）、SOIC（小外形集成电路）等。

从材料介质方面，包括金属、陶瓷、塑料、塑料，目前很多高强度工作条件需求的电路如军工和宇航级别仍有大量的金属封装。

封装大致经过了如下发展进程：

结构方面：TO－>DIP－>PLCC－>QFP－>BGA

－>CSP；

材料方面：金属、陶瓷－>陶瓷、塑料－>塑料；

引脚形状：长引线直插－>短引线或无引线贴装－>球状凸点；

装配方式：通孔插装－>表面组装－>直接安装Part4TMS320C54x硬件设计及接口技术DSP硬件设计是DSP应用系统设计的基础。一个DSP最小系统是由内部硬件资源如CPU、片内外设、存储器（ROM、RAM或FLASH）和外围辅助电路组成。一般的实际应用系统是由最小系统和输入输出接口、通信接口、人机交互接口、外部程序存储器或数据存储器等外围扩展电路组成。Part4TMS320C54x硬件设计及接口技术目录4.1基于C54x的DSP最小系统设计4.2C54x外部总线结构4.3存储器扩展4.4A/D、D/A与DSP的接口技术4.5Bootloader功能的实现4.6C54x系统设计实例4.7DSP系统的调试与抗干扰措施Part4TMS320C54x硬件设计及接口技术4.1基于C54x的DSP最小系统设计DSP最小系统就是指没有输入扩展、输出扩展、除了片内通信通道也没有通信扩展的基本独立的、功能极其有限的DSP系统。最小系统是DSP系统硬件设计的基础DSP最小系统的设计与DSP芯片结合的最紧密最小系统正常工作是整个DSP硬件系统正常工作的基础Part4TMS320C54x硬件设计及接口技术4.1.1DSP电源电路设计1.单3.3V电源输出的电源管理芯片TPS75733的典型应用电路如图所示：TPS75733有两种封装形式（5针的TO–220封装和TO–263表面贴封装），如图所示Part4TMS320C54x硬件设计及接口技术1.单3.3V电源输出的电源管理芯片其引脚功能如表引脚号引脚名称I/O特性引脚功能1ENI输入使能2INI输入电压3GND地4OUTPUTO输出电压5PGIFB反馈输入/PG输出Part4TMS320C54x硬件设计及接口技术2.单1.8V电源输出的电源管理芯片TPS75718的典型电路所示：

Part4TMS320C54x硬件设计及接口技术3.双电源供电电路其中TPS73HD318的封装形式28PinTSSOP封装），如图所示。Part4TMS320C54x硬件设计及接口技术各管脚的功能如表所示

管脚名称管脚功能GND接地EN使能，低有效1IN第一路电源输入1OUT第一路电源输出2IN第二路电源输入2OUT第二路电源输出RESET复位脉冲输出1FB/SENSE第一路电源输出电压反馈端2SENSE第二路电源输出电压反馈端Part4TMS320C54x硬件设计及接口技术采用TPS73HD318为DSPC5402供电的典型电路如图所示Part4TMS320C54x硬件设计及接口技术4.1.2DSP复位电路设计C54x的初始工作状态：ST0的值为：ST1的值为:字段ARPTCCOVAOVBDP复位值011000字段BRAFCPLXFHMINTMOVMSXMC16FRCTCMPTASM复位值00101010000Part4TMS320C54x硬件设计及接口技术PMST的值为：扩展程序计数器XPC=0000H程序计数器PC=FF80H中断标志寄存器IFR=0000H将地址总线置为FF80H控制线均处于无效状态使数据总线处于高阻状态字段IPTRMP/MCOVLYAVISDROMCLKOFFSUMULSST复位值1FFh取决于引脚MP/MC的电平0000N/AN/APart4TMS320C54x硬件设计及接口技术对DSP进行复位的方法有以下几种：

1.软件复位法，可同时参考软件复位与硬件复位区别2.硬件复位法:上电复位、手动复位、自动复位1)RC复位电路:利用RC电路的延迟特性来产生复位所需要的低电平时间，其电路结构如图所示：100kΩ4.7uf5vt=167ms要求：100~200ms施密特触发器保证复位脉冲低电平持续期的稳定。Part4TMS320C54x硬件设计及接口技术

RC手动复位电路可以在系统运行异常的任何时候，用手动方式按键产生复位信号，其电路结构如图所示：50Ω100kΩ4.7uf复位电压0.238v<0.4v低电压门限Part4TMS320C54x硬件设计及接口技术2)专用集成电路提供的复位最常用的“看门狗”芯片是Maxim公司的MAX705/6芯片。MAX706的封装形式（8PinDIP/SO封装）如图3.11所示：SO(smallout-line)小尺寸Part4TMS320C54x硬件设计及接口技术用MAX706构建的C54x的复位电路如图所示：Part4TMS320C54x硬件设计及接口技术4.1.3DSP时钟电路设计1.基础时钟的产生

（a）外接无源晶振的时钟电路（b）外接有源晶振的时钟电路时钟信号走线长度尽可能短，线宽尽可能大，与其它印制线间距尽可能大，紧靠器件布局布线，必要时可以走内层，以及用地线包围；

需要用DSP片内的振荡器，信号质量较差

有源晶振不需要DSP的内部振荡器，信号质量稳定10MHZ建议采用精度较高的石英晶体，尽可能不要采用精度低的陶瓷晶体22pf22pfPart4TMS320C54x硬件设计及接口技术2.锁相环PLLPLL倍频系统的选择通过软件控制时钟方式寄存器CLKMD来实现。CLKMD是地址为0058H的存储器映像寄存器(MMR)，其位结构如表所示：数据位15~121110~3210字段名PLLMULPLLDIVPLLCOUNTPLLON/OFFPLLNDIVPLLSTATUS读写方式R/WR/WR/WR/WR/WRPart4TMS320C54x硬件设计及接口技术PLLON/OFF：PLL通断，它和PLLNDIV共同决定是否使用PLL，其状态决定如下表所示。PLLON/OFFPLLNDIVPLL状态00off01on10on11onPart4TMS320C54x硬件设计及接口技术PLL的PLLNDIV、PLLDIV和PLLMUL共同确定了倍频因子，倍频因子的确定如下表所示。PLLNDIVPLLDIVPLLMUL倍频因子0×0~140.50×150.25100~14PLLMUL+110151110或偶数（PLLMUL+1）/211奇数PLLMUL/4Part4TMS320C54x硬件设计及接口技术3.PLL的硬件配置：时钟模式引脚(CLKMD1、CLKMD2和CLKMD3)与时钟的倍频因子的关系如下表所示CLKMD1CLKMD2CLKMD3CLKMD复位值复位后的时钟模式000E007h15*CLKIN0013007h10CLKIN0104007h5CLKIN0111007h2CLKIN100F007h1CLMIN1010000h1/2CLKIN110F000h1/4CLKIN111-保留Part4TMS320C54x硬件设计及接口技术4.PLL的配置切换实现倍频切换的步骤如下：步骤1：复位PLLNDIV，选择DIV方式步骤2：检测PLL的状态，直到PLLSTATUS位为０步骤3：根据所要切换的倍频，确定乘系数步骤4：由所需要的牵引时间设置PLLCOUNT的当前值步骤5：设定CLKMD寄存器步骤6：检测PLL的状态，直到PLLSTATUS位为１Part4TMS320C54x硬件设计及接口技术例4-1从某一倍频方式切换到PLL×1方式的程序如下：

STM#00H，CLKMD；切换到DIV方式Status：LDMCLKMD，A AND#01H，A；测试PLLSTATUS位，若A≠0，表明还没有切换到DIV方

BCStatus，ANEQ；式，则继续等待，若A=0，则已切换到DIV方式顺序执行

STM#03EFH，CLKMD；切换到PLL×1方式 整数倍频之间的切换过程如图所示。从图可以看出从任意一倍频模式切换到分频模式，不需要中间过渡。但是，从1/2分频模式和1/4分频模式之间也不可以直接切换，需要中间过渡到任意整数倍频，然后再从该倍频模式切换到1/4分频。Part4TMS320C54x硬件设计及接口技术4.1.4JTAG接口电路设计JTAG(JointTestActionGroup--联合测试行动小组)是一种国际标准测试协议，主要用于芯片内部的测试。JTAG基本原理是在器件内部定义一个TAP（TestAccessPort--测试访问口），通过专用的JTAG测试工具进行内部节点的测试。C54x的硬件系统调试要通过仿真器进行，仿真器与调试计算机之间用并行口线缆或者USB线缆进行连接，仿真器和DSP硬件板之间要通过JTAG连接线进行连接Part4TMS320C54x硬件设计及接口技术JTAG连接口是一个14针的连接器，如图所示：其信号排列如图所示：15.24cmPart4TMS320C54x硬件设计及接口技术其各引脚信号的含义如表所示：

表JTAG连接器信号含义信号名称引脚序号含义仿真器状态设备状态TMS1测试模式选择输出（O）输入（I）TDI3测试数据输入输出（O）输入（I）TDO7测试数据输出输入（I）输出（O）TCK11TCK从仿真器输出的一个10.368-MHz的时钟信号。输出（O）输入（I）TCK_RET3测试时钟返回，进入仿真器的测试时钟，是TCK的缓冲版本。输入（I）输出（O）Part4TMS320C54x硬件设计及接口技术TRST2测试复位输出（O）输入（I）EMU013仿真引脚0输入（I）输入/输出（I/O）EMU114仿真引脚1输入（I）输入/输出（I/O）PD(VCC)5存在检测。该引脚的高信号电平表示了目标板已经通过JTAG接口连接到JTAG线缆上，在目标系统中，该引脚应该连接到系统电源VCC上。输入（I）输出（O）GND4,8,10,12接地Part4TMS320C54x硬件设计及接口技术TI公司DSP的仿真器JTAG的DSP接口电路如图所示：Part4TMS320C54x硬件设计及接口技术4.2C54x外部总线结构4.2.1C54x的外部总线接口(表3.6外部总线接口组成)信号名称C541-C546C5403,C5410C5402C5420信号说明A0–A1515-013-022-017-0地址总线D0–D1515-015-015-015-0数据总线PS√√√√程序空间选择DS√√√√数据空间选择MSTRB√√√√外部存储器选通IS√√√√I/O空间选择IOSTRB√√√√I/O访问选通R/W√√√√读写信号READY√√√√数据准备好HOLD√√√√Hold请求HOLDA√√√√Hold响应MSC√√√√微状态完成LAQ√√√√指令获取LACK√√√√中断响应Part4TMS320C54x硬件设计及接口技术其中，MSTRB存储器选通信号，在访问外部程序或数据存储器时有效，当访问程序存储器时，除了MSTRB有效以外，PS还将有效；在访问外部数据存储器时，除了MSTRB有效以外，DS还将有效。如图3.21所示。Part4TMS320C54x硬件设计及接口技术4.2.2C54x的外部总线访问1）C54x外部总线的访问时序

（a）读-读-写的时序

（b）写-写-读的时序没有等待延时的外部存储器访问时序Part4TMS320C54x硬件设计及接口技术2)外部I/O的访问定时外部I/O的操作时序如图3.23所示。由图3.23可以看出，在没有插入等待周期的情况下，对外部I/O设备读/写操作时，分别需要占用2个周期。低电平发生在时钟的上升沿到下一个上升沿之间。3)外部I/O和存储器混合访问定时当同时存在外部存储器和I/O访问时，有各种组合情况，如：存储器访问后紧跟I/O访问，I/O访问后紧跟存储器访问。这里仅列出存储器读后I/O读（如图3.24(a)所示）和I/O读后存储器读（如图3.24(b)所示）Part4TMS320C54x硬件设计及接口技术4)C54x外部总线访问的优先级（a）存储器读-I/O读（b）I/O读-存储器读图3.24没有等待延时的外部I/O和存储器混合访问时序Part4TMS320C54x硬件设计及接口技术2.C54x外部访问的等待状态产生1)软件等待状态发生器软件等待状态发生器的内部逻辑结构图如图3.25所示。Part4TMS320C54x硬件设计及接口技术2)软件等待状态发生器寄存器软件可编程的等待状态发生器是受一个16位的软件等待状态发生器寄存器SWWSR控制的。的存储器影像寄存器(MMR)地址为0028h。SWWSR的位结构如图3.26所示。图3.26

SWWSR的位结构Part4TMS320C54x硬件设计及接口技术3）插入等待状态后存储器访问时序插入一个等待状态的存储器访问时序如图所示。通过图可以看出，原来1个时钟周期的读操作都将变成2个时钟周期，原来2个时钟周期的写操作将变成3个时钟周期。图插入一个等待状态的存储器访问时序Part4TMS320C54x硬件设计及接口技术4.2.3外部总线接口的电平转换技术

1.常用信号电平转换标准

图3.33常用信号电平转换标准Part4TMS320C54x硬件设计及接口技术2.数字逻辑器件接口特性要求

表

驱动器件与负载器件的接口条件驱动负载器件器件说明IOH≥N×IIH驱动器件输出高电平电流IOH大于等于负载器件所需的总电流N×IIHIOL≥N×IIL驱动器件输出低电平电流IOL大于等于负载器件所需的总电流N×IILVOH≥VIH驱动器件输出高电平电压VOH大于等于负载器件输入高电平电压VIHVOL≤VIL驱动器件输出低电平电压VOL小于等于负载器件输入低电平电压VILPart4TMS320C54x硬件设计及接口技术表

常用标准接口的电压驱动接口关系负载器件驱动器件5VCMOS5VTTL3.3VTTL/LVT/LVC/LV5VCMOS√××5VTTL×√×3.3VTTL/LVT/LVC/LV×√√Part4TMS320C54x硬件设计及接口技术3.数字逻辑器件接口电平转换电路1）5VCMOS和5VTTL驱动3.3VTTL/LVT/LVC/LV这里主要解决一个高电平降压问题，可以利用最简单的电阻分压法。如图

所示Part4TMS320C54x硬件设计及接口技术2）3.3VTTL/LVT/LVC/LV驱动5VCMOS这里主要解决一个3.3V高电平的提升问题，简单的方法可以利用OC（集电极开路）/OD（漏极开路）(如：74LVC07)加上拉电阻的方法，如图

所示。Part4TMS320C54x硬件设计及接口技术3）5VCMO/TTL和3.3VTTL/LVT/LVC/LV之间的双向驱动

图

3.3V与5VCMOS间的双向驱动集成电平转换法Part4TMS320C54x硬件设计及接口技术4.3存储器扩展

C54x片内存储器资源配置

DSP类型ROMDRRAMSARAMC54128K5KC5422K10KC5432K10KC54548K6KC54648K6KC5482K8K24KC54316K8K24KC54024K16KC540316K32KC541016K8K56KC541616K64K14KC542032K168KPart4TMS320C54x硬件设计及接口技术4.3.1C54x的外部程序存储器的扩展1.外部EPROM程序存储器的扩展外部EPROM的写入要通过专用写入工具来进行。存储容量一般范围为256Kbit到32Mbit，有8位和16位两种组配方式,有双列直插式封装和表面封装版本，有标准5V供电和低电压3.3V供电两种芯片类型可供选择。C54X与存储器及外围设备的接口示意图Part4TMS320C54x硬件设计及接口技术4.3.2C54x的外部数据存储器的扩展1.外部SRAM数据存储器的扩展1）引脚分布Part4TMS320C54x硬件设计及接口技术2）读写控制IS61LV6416的读写控制如表3.16决定。Part4TMS320C54x硬件设计及接口技术其读时序如图所示。图

IS61LV6416的读时序图Part4TMS320C54x硬件设计及接口技术写时序图

IS61LV6416的写时序图Part4TMS320C54x硬件设计及接口技术3）IS61LV6416在DSP系统中的应用将IS61LV6416SRAM存储器用于C54x外部扩展数据存储器的连接示意图如图所示。4.4A/D、D/A与DSP的接口技术

将模拟信号转换成数字信号的过程为ADC，将数字信号转换成模拟信号的过程为DAC。ADC的性能指标有:（1）分辨率（2）偏移误差（3）量化误差（4）满刻度误差（5）转换速率（6）内部配置（7）外部接口Part4TMS320C54x硬件设计及接口技术DAC的性能指标有：（1）分辨率（2）建立时间（3）内部组成（4）外部接口Part4TMS320C54x硬件设计及接口技术4.4.1TLV320AIC23B芯片简介

图3.64TLV320AIC23B的引脚分布是一种高性能立体声编解码芯片。它内部同时集成了ADC和DAC。音频输入包括了麦克风输入和立体声输入；音频输出为立体声输出。支持SPI和IIC接口Part4TMS320C54x硬件设计及接口技术其内部结构如图3.65所示。Part4TMS320C54x硬件设计及接口技术TLV320AIC23B的引脚功能如表3.25所示引脚名称输入输出引脚功能AGND-模拟地AVDD-模拟电源输入.额定电压值为3.3VBCLKI/OI2S位串行时钟。在音频主模式中，AIC23B产生信号并发送到DSP。在音频从模式中，信号是由DSP产生的。BVDD-缓存器电源输入，电压范围2.7V～3.6V.CLKOUTO时钟脉冲输出。这是XTI输入的缓存版本，其频率为XTI的1或1/2倍频率.其频率值由采样率控制寄存器的D7位来选择。Part4TMS320C54x硬件设计及接口技术CSI控制口输入锁存/地址选择。在SPI控制模式下这个输入作为数据锁存控制。在2线制控制模式下这个输入定义了设备地址域的第七位。DINII2S格式串行数据输入到∑-△立体声DACDGND-数字地DOUTO∑-△立体声ADC的I2S格式串行数据输出DVDD-数字电源输入，电压范围1.4V～3.6V.Part4TMS320C54x硬件设计及接口技术HPGND-模拟耳机放大器地HPVDD-模拟耳机放大器电源输入.额定电压3.3VLHPOUTO左立体声混频通道放大器耳机输出。额定0-dB输出电平是1VRMS.。以1-dB为步长提供–73dB～6dB的增益LLINEINI左立体声声道输入通道。额定0-dB输入电平是1VRMS.。以1.5-dB为步长提供-34.5dB～12dB的增益LOUTO左立体声混频通道声道输出。额定输出电平是1.0VRMS.LRCINI/OI2SDAC-字时钟信号（同步信号）。在音频主模式中，TLV320AIC23B产生帧同步信号并发送到DSP。在音频从模式中，该信号是由DSP产生的。Part4TMS320C54x硬件设计及接口技术LRCOUTI/OI2SADC-字时钟信号（同步信号）.在音频主模式中，TLV320AIC23B产生帧同步信号并发送到DSP。在音频从模式中，该信号是由DSP产生的。MICBIASO缓冲低噪声电压输出，适合于做驻极体麦克风装置偏压。额定电压电平是3/4AVDD。MICINI缓冲放大器输入，适合驻极体麦克风装置使用。没有外部电阻器能提供默认的为5的增益。MODEI串行接口模式输入。NC-未使用，无内部连接RHPOUTO右立体声混频通道放大器耳机输出。额定0-dB输出电平是1VRMS.。以1-dB为步长提供–73dB～6dB的增益Part4TMS320C54x硬件设计及接口技术RLINEINI右立体声声道输入通道。额定0-dB输入电平是1VRMS.。以1.5-dB为步长提供-34.5dB～12dB的增益ROUTO右立体声混频通道声道输出。额定输出电平是1.0VRMS.SCLKI控制口串行时钟。对SPI和2线控制模式来说，这是串行时钟输入。SDINI控制口串行数据输入。对SPI和2线控制模式来说，这是串行数据输入，而且还用来在复位后选择控制协议。VMIDI电压退耦输入。10-µF和0.1-µF电容器应该并联接到这个终端上用来进行噪声滤波。额定电压为1/2AVDDXTI/MCLKI晶振或外部时钟输入。用作TLV320AIC23B所有内部时钟的引出。XTOO晶振输出。连接到外部应用电路，在模式下TLV320AIC23B作为音频主定时控制。不在有外部时钟源的应用电路中使用。Part4TMS320C54x硬件设计及接口技术4.4.2TLV320AIC23B的控制1.内部控制寄存器表3.26TLV320AIC23B的内部控制寄存器(共11个)寄存器地址寄存器名称寄存器功能0000000立体声左声道输入音量控制寄存器控制立体声左声道输入的音量0000001立体声右声道输入音量控制寄存器控制立体声右声道输入的音量0000010耳机左声道输出音量控制寄存器控制耳机左声道输出音量0000011耳机右声道输出音量控制寄存器控制耳机右声道输出音量Part4TMS320C54x硬件设计及接口技术0000100模拟音频通路控制寄存器模拟接口方式选择控制。0000101数字音频通路控制寄存器控制芯片内部ADC和DAC的工作方式。0000110功率控制寄存器控制芯片内部各个功能单元的开或者关。0000111数字接口模式控制寄存器控制数字口的接口方式。0001000采样频率控制寄存器设置A/D变换的采样频率。0001001数字接口激活寄存器用于激活数字接口。0001111复位寄存器用于复位整个芯片。每个控制寄存器地址占据7个位Part4TMS320C54x硬件设计及接口技术1）左声道输入通道音量控制寄存器（地址:0000000）

位D8D7D6D5D4D3D2D1D0功能LRSLIMXXLIV4LIV3LIV2LIV1LIV0默认010010111每个寄存器的数据长度位3位：D[8:0]Part4TMS320C54x硬件设计及接口技术2）右声道输入通道音量控制寄存器（地址:0000001）

位D8D7D6D5D4D3D2D1D0功能RLSRIMXXRIV4RIV3RIV2RIV1RIV0默认010010111其它寄存器：略Part4TMS320C54x硬件设计及接口技术3）左通道耳机音量控制寄存器(地址:0000010)

位D8D7D6D5D4D3D2D1D0功能LRSLZCLHV6LHV5LHV4LHV3LHV2LHV1LHV0默认011111001Part4TMS320C54x硬件设计及接口技术4）右通道耳机音量控制寄存器(地址:0000011)

位D8D7D6D5D4D3D2D1D0功能RLSRZCRHV6RHV5RHV4RHV3RHV2RHV1RHV0默认011111001Part4TMS320C54x硬件设计及接口技术5）模拟音频通道控制寄存器(地址:0000100)位D8D7D6D5D4D3D2D1D0功能STA2STA1STA0STEDACBYPINSELMICMMICB默认000011010Part4TMS320C54x硬件设计及接口技术STA[2:0]和STE

STESTA2STA1STA0ADDEDSIDETONE11XX0dB1000–6dB1001–3dB1010–12dB1011–18dB0XXXDisabledPart4TMS320C54x硬件设计及接口技术6）数字音频通道控制寄存器(地址:0000101)

位D8D7D6D5D4D3D2D1D0功能XXXXXDACMDEEMP1DEEMP0ADCHP默认000000100Part4TMS320C54x硬件设计及接口技术7）省电控制寄存器(地址:0000110)

位D8D7D6D5D4D3D2D1D0功能XOFFCLKOSCOUTDACADCMICLINE默认值000000111Part4TMS320C54x硬件设计及接口技术8）数字音频接口格式寄存器(地址:0000111)

位D8D7D6D5D4D3D2D1D0功能XXMSLRSWAPLRPIWL1IWL0FOR1FOR0默认值000000001Part4TMS320C54x硬件设计及接口技术3）采样率控制寄存器(地址:0001000)

位D8D7D6D5D4D3D2D1D0功能XCLKOUTCLKINSR3SR2SR1SR0BOSRUSB/Normal默认000100000Part4TMS320C54x硬件设计及接口技术10）数字接口激活寄存器(地址:0001001)

位D8D7D6D5D4D3D2D1D0功能XRESRESXXXXXACT默认值000000000Part4TMS320C54x硬件设计及接口技术11)复位寄存器(地址:0001111)

位D8D7D6D5D4D3D2D1D0功能RESRESRESRESRESRESRESRESRES默认值000000000Part4TMS320C54x硬件设计及接口技术2.内部控制接口控制接口就是用来对设备寄存器进行编程处理的。控制接口具有两种工作方式：3线的SPI方式和2线的IIC方式。1）SPI模式

TLV320AIC23B的SPI模式控制时序锁存数据位串行位时钟串行数据输入将数据字锁存入AIC116控制地址位控制数据位Part4TMS320C54x硬件设计及接口技术2）2线（I2C）模式(或写为IIC或I2C)

图3.67TLV320AIC23B的两线模式控制时序数据传送方向承认数据传送在2线模式中，数据传送用SDIN作为串行数据输入，SCLK作为串行时钟。当SCLK为高时SDIN的下降沿作为开始。开始之后的第7位决定总线上的那一个设备接收数据，R/W决定了数据的传送方向。在第九个时钟周期把SDIN置低，承认数据传送。在接下来的两个8位块实现控制。数据传送完的结束条件是当SCLK为高是SDIN引脚的一个上升沿的到来。NB[15:3]控制地址位；B[8:0]控制数据位串行数据输入串行脉冲Part4TMS320C54x硬件设计及接口技术3.模拟接口1）声道输入接口

图3.68TLV320AIC23B的声道输入接口CD播放器Part4TMS320C54x硬件设计及接口技术2）麦克风输入

TLV320AIC23B的麦克风输入接口Part4TMS320C54x硬件设计及接口技术其他方式：3）声道输出4）耳机输出5）模拟旁路方式6）侧音插入

Part4TMS320C54x硬件设计及接口技术4.数字音频接口TLV320AIC23B支持4种音频接口方式：RightjustifiedLeftjustifiedI2SmodeDSPmodePart4TMS320C54x硬件设计及接口技术1）Right-Justified方式Part4TMS320C54x硬件设计及接口技术

2）Left-Justified方式Part4TMS320C54x硬件设计及接口技术3）I2S方式Part4TMS320C54x硬件设计及接口技术4）DSP方式Part4TMS320C54x硬件设计及接口技术4.4.3TLV320AIC23B的应用TLV320AIC23B在DSP系统中的典型应用如图3.74所示。控制接口数据接口LINEOUTL->LOUTLINEOUTR->ROUTLINEINL->LLINEINLLINER->RLINEIN输入输出Part4TMS320C54x硬件设计及接口技术4.串口通信电路设计McBSP通过6个引脚(BDX、BDR、BCLKX、BCLKR、BFSX和BFSR)与外设接口。1）MAX3111通用异步收发器MAX3111通用异步收发器是MAXIM公司为微处理器系统设计的通用异步收发器UART，包括振荡器、可编程波特率发生器、可屏蔽的中断源、8字节的接收FIFO缓冲器和两个RS232电平转换器。2）DSP与MAX3111的接口设计DSP与MAX3111联接如图所示Part4TMS320C54x硬件设计及接口技术4.5Bootloader功能的实现3.5.1引导（Boot）顺序及引导模式简介Bootloader”程序按照一定的顺序检查你选择了哪种“加载模式”，TMS320C5403为例（不同型号的DSP其检查顺序是有一些区别的）说明其检查顺序是：1）主机接口（HPI）模式2）串行EEPROM模式3）并行模式4）通过McBSP1的标准串口模式5）通过McBSP2的标准串口模式6）通过McBSP0的标准串口模式7）I/O模式Part4TMS320C54x硬件设计及接口技术

TMS320C5403检测顺序Part4TMS320C54x硬件设计及接口技术串行EEPROM引导模式的连接图:Part4TMS320C54x硬件设计及接口技术串行EEPROM引导模式的读操作时序图：Part4TMS320C54x硬件设计及接口技术

标准串行引导模式的定时要求Part4TMS320C54x硬件设计及接口技术I/O引导模式的握手协议Part4TMS320C54x硬件设计及接口技术3.5.2引导（Boot）表格式

Bootloader16位引导表格式字内容

1

10AAh(源程序的存储器宽度是16位)

2寄存器设置值(适用于特定引导模式的)

.

.

.寄存器设置值

.入口点的XPC(其低7位作为A23–A16)

.入口点的PC(16位作为A15–A0)R第一段的块大小R+1第一段的目的起始地址XPC值(7位)

.第一段的目的起始地址PC值(16位)

.源代码第一段的第一个字

.源代码第一段的最后一个字

.第二段的块大小

.第二段的目的起始地址XPC值(7位)

.第二段的目的起始地址PC值(16位)

.源代码第二段的第一个字

.

.

.源代码第二段的最后一个字

.

.

.最后一段的块大小

.最后一段的目的起始地址XPC值(7位)

.最后一段的目的起始地址PC值(16位)

.源代码最后一段的第一个字

.

.

.源代码最后一段的最后一个字n0000h—代表源程序结束Part4TMS320C54x硬件设计及接口技术Bootloader8位引导表格式字节内容

1MSB=08h（源程序的存储器宽度为8位）

2LSB=0AAh

3设置寄存器的MSB（高字节）

4设置寄存器的LSB（低字节）

.

.

.设置寄存器的MSB

.设置寄存器的LSB

.入口点的XPC的MSB

.入口点的XPC的LSB(仅适用低7位)

2R–1入口点的PC的MSB

2R入口点的PC的LSBPart4TMS320C54x硬件设计及接口技术

2R+1第一段的块大小的MSB

2R+2第一段的块大小的LSB

2R+3第一段的目的开始地址的XPC的MSB

2R+4第一段的目的开始地址的XPC的LSB(7位)

2R+5第一段的目的开始地址的PC的MSB

2R+6第一段的目的开始地址的PC的LSB

.源程序第一段第一个字的MSB

.

.

.源程序第一段最后一个字的LSB

.第二段的块大小的MSB

.第二段的块大小的LSB

.第二段的目的开始地址的XPC的MSBPart4TMS320C54x硬件设计及接口技术

.第二段的目的开始地址的XPC的LSB(7位)

.第二段的目的开始地址的PC的MSB

.第二段的目的开始地址的PC的LSB

.源程序第二段第一个字的MSB

.

.

.源程序第二段最后一个字的LSB

.

.

.最后一段的块大小的MSB

.最后一段的块大小的LSBPart4TMS320C54x硬件设计及接口技术

.最后一段的目的开始地址的XPC的MSB

.最后一段的目的开始地址的XPC的LSB(7位)

.最后一段的目的开始地址的PC的MSB

.最后一段的目的开始地址的PC的LSB

.源程序最后一段第一个字的MSB

.

.

.源程序最后一段最后一个字的LSB2n00h2n+100h表示源程序结束Part4TMS320C54x硬件设计及接口技术4.5.3引导（Boot）表的生成利用这种工具生成引导表的步骤是：1.汇编（或编译）程序代码时使用“-v548”汇编选项2.链接文件3.格式转换格式转换有关的链接命令文件内容如下：

myfile.out/*输入COFF文件名

–e0300h/*入口点符号. –a/*ASCIIhex输出文件格式

–boot/*Bootload

输入文件中的所有段

–bootorgSERIAL/*产生串行口引导表

–memwidth8/*EEPROM宽度是8位

–omyfile.hex/*输出文件名Part4TMS320C54x硬件设计及接口技术4.6C54x系统设计实例4.6.1DSP系统设计步骤DSP系统设计的主要步骤Part4TMS320C54x硬件设计及接口技术依据此设计流程，一般包含以下几个步骤：1.根据项目要求撰写项目任务书。任务书应清晰地描述系统的功能和待完成的任务，描述的形式可采用各种方式，牢牢把握设计目标。2.根据任务书定义系统性能指标写出设计计划书，并由任务书中的待实现功能转换为DSP系统的性能指标要求，然后进行仿真实验。实验可用软件模拟，也可用其他仪器实地进行，以确定适合DSP的最佳算法。3.根据目标要求确定对芯片的要求（如速度、精度、动态范围、体积以及价格、市场供货、配套服务等）选择DSP芯片和外围器件。4.进行硬件设计、调试与开发。一般都要借助于专用工具，对于硬件调试要采用硬件仿真器，软件调试可采用软件仿真环境如CCS即可。5.系统总装与集成测试。