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文档简介

QUARTUS开发流程介绍

1.设计输入

2.约束输入

3.编译选项设置

4.编译方式

5.编译报告

6.QSYS组件

7.仿真

8.文件烧入

9.学习途径

10.讨论1.设计输入设计输入主要有以下两种：硬件描述语言（verilogHDL;VHDL）图形文件（BlockDiagram/SchematicFile）1.设计输入BDF文件Verilog文件2.约束输入——器件设置选择所使用的器件型号：2.约束输入——器件设置由于使用的配置芯片不是官方认证的EPCS，所以配置管脚需进行如下设置：2.约束输入——管脚约束方式一：PinPlanner2.约束输入——管脚约束方式二：TCL脚本注意特殊功能管脚的分配，如时钟、复位等2.约束输入——时序约束时序约束：sdc文件2.约束输入——时序约束PLL的输出时序也可进行设置，尤其是当外部有SDRAM时。3.编译选项设置

不同的选项设置会导致不同的编译结果及编译时间3.编译选项设置

TOOLS中的Advisor可提供设置推荐参考：4.编译方式

除传统的编译方式外还提供渐进式编译：4.编译方式

Smart编译不用每次从头编译从而节省编译时间5.编译报告——资源使用

如果资源裕量不足则需优化或跟换器件型号5.编译报告——时序逼近

如果时序不满足设计要求，则需返回至设计阶段直至满足为止6.QSYS组件7.仿真

8.文件烧入——方法1使用FlashProgrammer工具烧入，把quartus工程SOF文件以及软件NIOS工程ELF文件都加入。8.文件烧入——方法2将SOF、ELF文件合并成一个.hex文件8.文件烧入——方法2将.hex文件转换成JIC文件后，直接用quartus自带的Programmer通过JTAG下载至配置芯片。9.学习途径Altera中文论坛/index.aspxAltera知识库/support/kdb/kdb-index.jsp在线培训

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