数字子系统设计

第五讲数字子系统设计主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路5.1加法器ALU是中央处理器CPU中一个重要执行部件，它完成算术逻辑运算。而加法器和乘法器（如果需要）又是完成ALU中的核心部件，其性能直接关系到处理器的运行速度。因此，无论是从逻辑设计层次还从电路设计层次，人们都在不断研究新的逻辑结构和新的电路组态。5.1.1半加器和全加器表5.1.1二进制数加法运算规则Ai+Bi本位和Si进位Ci+10+0000+1101+0101+101

两个一位的二进制数Ai和Bi相加的运算规则如表5.1.1所示，但注意这里的加号“+”表示加法运算，不是表示“或运算”，1．半加器表5.1.2半加器逻辑功能表AiBi本位和Si进位Ci+10000011010101101图5.1.1半加器逻辑符号

根据半加器的逻辑功能表，可以得到表示半加器输出Si和Ci+1与输入Ai和Bi关系的逻辑函数式（5.1.1）式，（5.1.1）图5.1.2半加器内部逻辑电路2．全加器表5.1.2全加器逻辑功能表CiAiBi本位和Si进位Ci+10000000110010100110110010101011100111111图5.1.3全加器符号（5.1.2）图5.1.4全加器内部逻辑电路6.2.2串行数据加法器图5.1.5串行数据加法器5.1.3并行数据加法器1．串行进位加法器

一个八位的串行进位加法器如图5.1.6所示。数据以并行的方式进入到串行进位加法器的输入端，而它的进位是由低位向高位逐位串行传递的，因此将这种进位方式称不串行进位方式。图5.1.6八位串行进位加法器结构图5.1.7四位串行进位加法器2．超前进位加法器图5.1.8两个四位二进制数相加运算（5.1.4）

由全加器的功能表也可得到（5.1.4）式所示的逻辑表达式，（1）超前进位产生器设根据（5.1.6）式，可以递推出（5.1.7）式，（5.1.7）（5.1.5）则得，（5.1.6）图5.1.9超前进位发生器（2）应用设计具有Pi和Gi输出的全加器，如图5.1.10所示。图5.1.10具有Pi和Gi输出的加法器图5.1.11四位超前进位加法器12345678161514131211109GNDC－1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(b)74LS283逻辑图与引脚图(a)逻辑图；(b)引脚图1≥11≥11≥11≥11≥1B3A3≥1≥1B2A2A1B1≥1C－1B0A0＝1P3＝1P2P1＝1P0C0C1C2S0S1S2S3CO(C3)(a)＝1&&&&1&&&&&&&&&&&&&&图中S0~S3表达式可经变换化简而得，以S1为例，加法器小结

能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数的相加，求得和及进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路移位寄存器的逻辑功能：既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动移位寄存器按移动方式分单向移位寄存器双向移位寄存器左移位寄存器右移位寄存器

移位寄存器的逻辑功能分类

目前常用的集成移位寄存器种类很多，如74164、74165、74166均为八位单向移位寄存器，74195为四位单向移存器，74194为四位双向移存器，74198为八位双向移存器。1、左移移位寄存器☆

由四级D触发器组成四位左移移位寄存器。☆

第一级D触发器接输入信号Vi，其余触发器输入D接前级输出Q,所有CP连在一起接输入移存脉冲，是同步工作方式。移存脉冲CP3214串入VI☆

特征方程：★移位寄存器移存规律：

在移存脉冲的作用下，输入信息的当前数码存入第一级触发器，第一级触发器的状态存入到第二级触发器，依此类推，高位触发器存入低位触发器状态，实现了输入数码在移存脉冲的作用下向左逐位移存。假定：寄存器初态为0，VI=1101串行送入寄存器输入从波形图看出：输入信号每经过一级触发器，移动了一个移存周期，但波形形状保持不变。CP3214VI1110驱动方程：状态方程：2、右移移位寄存器CP3214VIDQDQDQDQ右移输入右移输出1V1I011V1I01

在4个CP作用下，输入的4位串行数码1101全部存入了寄存器中。这种方式称为串行输入。

将寄存器中的4位数码1101输出，这种方式称为并行输出。单向移位寄存器具有以下主要特点：（1）单向移位寄存器中的数码，在CP脉冲操作下，可以依次右移或左移。（2）n位单向移位寄存器可以寄存n位二进制代码。n个CP脉冲即可完成串行输入工作，此后可从Q1～Qn端获得并行的n位二进制数码，再用n个CP脉冲又可实现串行输出操作。（3）若串行输入端状态为0，则n个CP脉冲后，寄存器便被清零。

在移位寄存器的基础上加左、右移位控制信号使寄存器同时具有左、右移功能。CP:移存脉冲A：右移输入B：左移输入M:左、右移控制☆

特征方程★当M=1时：★当M=0时：A→4→3→2→14←3←2←1←B电路执行右移电路执行左移&&14&&13&&12&&111CPAMB3、双向移位寄存器实现数码串—并行转换通常信息在线路上的传递是串行传送，而终端的输入或输出往往是并行的，因而需对信号进行

串—并行转换或并—串转换。4、移位寄存器的应用并入并出－数据寄存并入串出－多位数据共信道传输串入并出－共信道传输数据接收串入串出－数字延迟可变长度移位寄存器

（1）实现数码串—并转换

a．串行转换为并行如图所示为4位串行数据转换为4位并行数据的电路图。4、移位寄存器的应用该电路采用D触发器构成4位右移移位寄存器，串行输入数据从触发器1送入，4位并行输出数据从4位D触发器的输出端送出。

（1）实现数码串—并转换

a．串行转换为并行设串行输入的数码为10104、移位寄存器的应用第一个CP的上升沿到来时，将数码1送入Q1;10第二个CP的上升沿到来时，将数码0送入Q1，同时Q1中的1送给Q2;1第三个CP的上升沿到来时，将数码1送入Q1,同时Q1中的0送给Q2，Q2中的1送给Q3;1101第四个CP的上升沿到来时，将数码0送入Q1，同时Q1中的1送给Q2，Q2中的0送给Q3，Q3中的1送给Q4

0101010

（1）实现数码串—并转换

a．串行转换为并行

通过四个CP脉冲作用后，1010四个数码逐位存入到各级触发器中，在第五个CP的上升沿到来之前，并行输出指令作用于与门，四个与门的输出就是四位并行数码1010。

4、移位寄存器的应用10101011010101

（1）实现数码串—并转换

a．串行转换为并行4、移位寄存器的应用10101011010101转换波形如图所示

并行读出脉冲必须在经过4个移存脉冲后出现，并且和移存脉冲出现的时间错开。b．并行转换为串行如图所示为4位并行串行数据转换为4位数据的电路图

。该电路采用D触发器构成4位右移移位寄存器和由并行取样脉冲M控制的输入电路

。b．并行转换为串行从图中可以得到状态方程：

设第一组并行送入的数码为1101；第二组并行送入的数码为1001，则转换波形图如图所示。b．并行转换为串行从图中可以得到状态方程：

设第一组并行送入的数码为1101；第二组并行送入的数码为1001，则转换波形图如图所示。注意：

并行取样频率fSA

与移位脉冲频率fCP满足并行取样脉冲宽度大于移位脉冲宽度。

（2）实现脉冲节拍延迟

4、移位寄存器的应用

移位寄存器串行输入、串行输出时，输入信号经过n级移位寄存后才到达输出端输出，

因此输出信号比输入信号延迟了n个移存脉冲的周期，延迟的时间为：1、74195四位右移移位寄存器010寄存器在CP↑执行并入功能，将输入数据同时送入寄存器。Q0在CP↑接收J、/K串入信号，其余位右移一位。J/KQ0n+101Q000010/Q0111D3~D0:并行数据输入端Q3~Q0:并行数据输出端101DRDDDRRR&&&≥11111D0D1D2D3CP三、集成移位寄存器及其应用

（1）、74195逻辑符号(2)、74195功能表：J/KQ0n+101Q000010/Q0111↑↑↑↑↑D0D1D2D3Q0Q1Q2Q374195①串行－并行转换器CP/CRDIQ0Q1Q2Q3Q4Q5Q600X11D021D131D241D351D461D571D681D0Di:7位串行数据输入具有自动转换功能的7位串－并转换电路。片Ⅰ：D1接0为标志码，0移出去，表明一组串入数据已完成并出转换。同时与其它并行数据输入端组成8位数据输入。由于输入是7位串入数据，因此输出只取7位。串－并转换表：000000000111111D0

011111D1D0

01111D2D1D0

0111D3D2D1D0

011D4D3D2D1D0

01D5D4D3D2D1D0

0

D0

0

111111D0D1D2D3D4D5D6将串入变为并出Q0Q1Q2Q3Q4Q5Q6D0D1D2D3Q0Q1Q2Q374195(1)01串行输入DiD0D1D2D3Q0Q1Q2Q374195(2)图示为转换波形，串入的数据为1011011。②并行－串行转换器CPQ10Q11Q12Q13Q20Q21Q22Q23S/L01234567实现并行数据输入，串行数据输出。并行输入数据由7位并入数据DI0~DI6和标志位0组成8位并入数据。0DI0DI1DI3DI2DI4DI5DI610DI0DI1DI2DI3DI4DI5110DI0DI1DI2DI3DI41110DI0DI1DI2DI3DI0DI1DI2DI0DI1DI00001110111111111111DI1DI2DI3DI4DI5DI6DI011111101片Ⅰ：J、/K=1,Q0接收1。并－串转换表：在启动脉冲的作用下:电路执行并行输入功能。其余位向右移位片2的Q3为串行输出端。D0D1D2D3Q20Q21Q22Q2374195(2)DI00DI1DI2DI3DI4DI5DI61&&启动脉冲串行输出将并入变为串出D0D1D2Q10Q11Q12Q1374195(1)D3图示为转换波形，并入的数据为1011011。

M1M0Q0n+100保持01右移接收串入DSR10左移接收串入DSL11并入↑↑↑↑↑(1)、逻辑符号(2)、功能表功能选择2、74194四位双向移位寄存器D0D1D2D3Q0Q1Q2Q374194M1M0DSRDSL主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路5.3计数器(Counter)5.3.1计数器的特点和分类一、计数器的功能及应用1.功能：对时钟脉冲CP计数。2.应用：分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等。二、计数器的特点1.输入信号：计数脉冲CPMoore型2.主要组成单元：时钟触发器三、计数器的分类按数制分：二进制计数器十进制计数器N进制(任意进制)计数器按计数方式分：加法计数器减法计数器可逆计数(Up-DownCounter)按时钟控制分：同步计数器(Synchronous)异步计数器(Asynchronous)按开关元件分：TTL计数器CMOS计数器5.3.2二进制计数器计数器计数容量、长度或模的概念

计数器能够记忆输入脉冲的数目，即电路的有效状态数M。3位二进制同步加法计数器：00001111/14位二进制同步加法计数器：000111/1n位二进制同步加法计数器：一、二进制同步计数器(一)

3位二进制同步加法计数器FF2、FF1、FF0Q2、Q1、Q0设计方法一：按前述设计步骤进行（P270271）设计方法二：按计数规律进行级联

CPQ2Q1Q0C012345678000001010011100101110111000000000010C=Q2n

Q1n

Q0n—Carry向高位的进位来一个CP翻转一次J0=K0=1当Q0=1，CP到来即翻转J1=K1=Q0当Q1Q0=1，CP到来即翻转J2=K2=Q1Q0=T0=T1=T2n位二进制同步加法计数器级联规律：J0=K0=1J1=K1=Q0J2=K2=Q1Q0CP1J1KC1FF011J1KC1FF11J1KC1FF2&&CQ0Q1Q2Q0Q1Q2串行进位触发器负载均匀CP1J1KC1FF011J1KC1FF11J1KC1FF2&&CQ0Q1Q2Q0Q1Q2并行进位低位触发器负载重B=Q2n

Q1n

Q0nBorrow若用T触发器：(二)

3

位二进制同步减法计数器CPQ2Q1Q0B0123456700011111010110001101000110000000—

向高位发出的借位信号T0=1T1=Q0nT2=Q1n

Q0n级联规律：CP1J1KC1FF011J1KC1FF11J1KC1FF1&&BQ0Q1Q2Q0Q1Q2(三)

二进制同步可逆计数器单时钟输入二进制同步可逆计数器加/减控制端加计数T0=

1、T1=

Q0n、

T2

=Q1nQ0n减计数T0=1、T1=Q0n、

T2=Q1nQ0nCPQ01J1KC1FF01Q0Q21J1KC1FF2Q2Q11J1KC1FF1Q1U

/

D1&1&1&1C/B双时钟输入二进制同步可逆计数器加计数脉冲减计数脉冲CP0=CPU+CPDCP1=CPU·Q0n

+CPD·Q0nCP2=

CPU·Q1n

Q0n

+CPD·Q1n

Q0nCPU和CPD互相排斥CPU

=CP，CPD=0CPD=CP，CPU=0CPUQ01J1KC1FF01Q0Q21J1KC1FF21Q2Q11J1KC1FF11Q11&1&1CPD(四)

集成二进制同步计数器1.集成4位二进制同步加法计数器1234567816151413121110974161(3)VCCCOQ0Q1Q2Q3CTTLDCR

CP

D0

D1D2D3

CTP地引脚排列图逻辑功能示意图74161Q0Q1Q2Q3CTTLDCOCPCTPCR

D0

D1D2D3000000110011CR=0Q3Q0=0000同步并行置数CR=1，LD=0，CP异步清零Q3Q0=D3D01)74LS161和74LS16374161的状态表

输入

输出

注CRLDCTP

CTTCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1CO010

d3

d2

d1d0

111111011000000d3

d2

d1

d0

计数

保持

保

持

0清零置数CR

=

1,LD

=

1,CP，CTP=CTT=

1二进制同步加法计数CTPCTT=0CR

=

1，LD=

1，保持若CTT=0CO=0若CTT=1741632)

CC4520VDD2CR

2Q32Q22Q12Q02EN2CP1CP1EN1Q0

1Q1

1Q1Q31CRVSS12345678161514131211109CC4520CC4520Q0Q1Q2Q3ENCPCR使能端也可作计数脉冲输入计数脉冲输入也可作使能端异步清零

输入

输出CRENCPQ3n+1Q2n+1Q1n+1Q0n+110100

00010000加计数加计数

保持保

持

2.集成4位二进制同步可逆计数器1)74191（单时钟）74191Q0Q1Q2Q3U/DLDCO/BOCPCTD0

D1D2D3RC加计数时CO/BO=Q3nQ2nQ1nQ0n并行异步置数减计数时CO/BO=Q3nQ2nQ1nQ0nCT

=

1,CO/BO

=

1时，1234567816151413121110974191D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRC

CO/BOLDD2D3LDCTU/DCPD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+10d3

d2

d1d0

10010111d3

d2

d1

d0加法计数

减法计数保持

1234567816151413121110974193D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0CRBOCO

LDD2D32)74193(双时钟)CO74193Q0Q1Q2Q3LDCPUCRD0

D1D2D3BOCPDCRLDCPU

CPDD3D2D1D0Q3n+1Q2n+1Q1n+1Q0n+1注100d3

d2

d1d0

01101101110000d3

d2

d1

d0

加法计数

减法计数

保持异步清零异步置数BO=CO=1二、二进制异步计数器(一)

二进制异步加法计数器CPQ0Q1Q2CP0=CPCP1=Q0CP2=Q1用T

触发器

(J

=

K=

1)下降沿触发C=Q2n

Q1n

Q0n1Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21CCP&并行进位若采用上升沿触发的T触发器CP0=CPCP1=Q0CP2=Q1D

触发器构成的T

触发器(D=Q)，

——下降沿触发若改用上升沿触发的D触发器？Q0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0CQ0Q1CPFF1FF2C11DC11DQ2FF0C11DQ1Q2&Q0C(二)

二进制异步减法计数器CPQ2Q1Q0012345678000111110101100011010001000用T

触发器(J

=

K=

1)

上升沿触发CP0=CPCP1=Q0CP2=Q1B

=

Q2n

Q1n

Q0n二进制异步计数器级间连接规律计数规律T触发器的触发沿上升沿下降沿加法计数CPi=Qi-1CPi

=Qi-1减法计数CPi=Qi-1CPi=Qi-11Q01J1KC1FF0Q0Q11J1KC1FF1Q11Q21J1KC1FF2Q21BCP&123456714131211109874197CT/LDQ2D2D0

Q0

CP1地VCCCRQ3D3D1Q1CP074197Q0Q1Q2Q3CRCP1D0

D1D2D3CP0CT/LD(三)

集成二进制异步计数器74197、74LS197计数/置数异步清零异步置数加法计数二—八—十六进制计数二-八-十六进制计数器的实现M=2计数输出：M=8计数输出：Q1Q1Q21J1KC1FF2Q21Q31J1KC1FF3Q3111J1KC1FF1CP1CP011J1KC1FF0Q0Q0M=16计数输出：其它：74177、74LS177、74293、74LS293等。5.3.3十进制计数器（8421BCD码）一、十进制同步计数器(一)

十进制同步加法计数器00000001/00010/00011/00100/00101/00110/0011110001001/0/0/0/1状态图时钟方程输出方程00000000Q3nQ2nQ1nQ0n0001111010

00011110CQ1nQ0nQ3nQ2n0001111000011110Q3n+1Q2n+1Q1n+1Q0n+1

0

0

0

10

1

0

11

0

0

10

0

0

00

0

1

00

1

1

00

1

0

01

0

0

00

0

1

10

1

1

1

状态方程选择下降沿、JK触发器驱动方程J0=K0=1,J1=Q3nQ0n,K1=Q0J2=K2=Q1nQ0nJ3=Q2nQ1nQ0n

,

K3=Q0n

逻辑图CP1KC1FF2&1JC1J1KC1FF01KC1FF3&1J1&Q1Q01KC1FF1&1J&Q2Q3Q3检查能否自启动将无效状态10101111代入状态方程：101010110100111011111000110010110100能自启动(二)十进制同步减法计数器00001001/11000/00111/00110/00101/00100/0001100100001/0/0/0/0(略)(三)十进制同步可逆计数器(略)(四)集成十进制同步计数器74160、741621234567816151413121110974160(2)VCCCOQ0Q1Q2Q3CTTLDCR

CP

D0

D1D2D3

CTP地(引脚排列与74161相同)异步清零功能：(74162同步清零)同步置数功能：同步计数功能：保持功能：进位信号保持进位输出低电平1.集成十进制同步加法计数器2.集成十进制同步可逆计数器(1)74190(单时钟，引脚与74191相同)异步并行置数功能：同步可逆计数功能：加法计数减法计数保持功能：1234567816151413121110974191D1

Q1

Q0

CT

U/D

Q2Q3

地VCCD0CPRCCO/BOLDD2D3(2)74192(双时钟，引脚与74193相同)1234567816151413121110974193D1

Q1

Q0

CPDCPUQ2Q3

地VCCD0CRBOCO

LDD2D3异步清零功能：异步置数功能：同步可逆计数功能：加法计数减法计数保持功能123456714131211109874290S9AS9BQ2Q1地VCCR0BR0ACP1CP0Q0

Q3二*、十进制异步计数器(三)集成十进制异步计数器异步清零功能S9AS9BQ0Q1Q2Q3R0BR0AM1=2M1=5CP0CP1110000异步置“9”功能111001异步计数功能M=

2M

=

5M

=

10CPCPCPCP123456714131211109874290S9AS9BQ2Q1地VCCR0BR0ACP1CP0Q0

Q3二*、十进制异步计数器(三)集成十进制异步计数器异步清零功能S9AS9BQ0Q1Q2Q3R0BR0AM1=2M1=5CP0CP1110000异步置“9”功能111001异步计数功能M=

2M

=

5M

=

10CPCPCPCP同步置数异步清零六进制计数器七进制计数器5.3.4N进制计数器方法用触发器和门电路设计用集成计数器构成清零端置数端(同步、异步)[例]利用EWB观察同步和异步归零的区别。一、利用同步清零或置数端获得N进制计数思路：当M进制计数到

SN

–1后使计数回到

S0

状态2.求归零逻辑表达式；1.写出状态SN

–1的二进制代码；3.画连线图。步骤：[例]

用4位二进制计数器74163构成十二进制计数器。解：1.=10112.归零表达式：3.连线图74163Q0Q1Q2Q3CTTLDCOCPCTPD0

D1D2D3CR1&同步清零同步置零二、利用异步清零或置数端获得N进制计数

当计数到SN

时，立即产生清零或置数信号，使返回S0状态。（瞬间即逝）思路：步骤：1.写出状态SN

的二进制代码；2.求归零逻辑表达式；3.画连线图。[例]

用二-八-十六进制异步计数器74197构成十二进制计数器。74197Q0Q1Q2Q3CP0D0D1D2D3CRCPCP1LDCT/&状态S12的作用：产生归零信号异步清零异步置零(一)

归零法存在的问题和解决办法

各触发器的动态特性和带负载情况不尽相同，且有随机干扰信号，造成有的触发器已归零，有的不能归零。74161Q0Q1Q2Q3CTTLDCOCPCTPD0

D1D2D3CR11&11001一种提高归零可靠性的方法&&QQSR计到S12=1100前：10101计到S12=1100时()：11010001CP

=

0之后：01100有足够的时间归零三、提高归零可靠性和计数容量的扩展思路：用RS触发器暂存清零信号，保证有足够的归零时间。(二)计数容量的扩展1.集成计数器的级联74161(1)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774161(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP11111CO016

16

=

25674290(个位)Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74290(十位)Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1Q0Q1Q2Q3Q0Q1Q2Q312481020408010

10

=

1002.利用级联获得大容量N进制计数器1)级联N1和N2进制计数器，容量扩展为N1N2N1进制计数器N2进制计数器CP进位CCP[例]用74290构成六十进制计数器74290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1CP74290Q0Q1Q2Q3S9AS9BR0BR0ACP0CP1Q0Q1Q2Q3Q0Q1Q2Q3N1=10N2

=

6个位十位异步清零个位芯片应逢十进一60=610=N1N2=N2)用归零法或置数法获得大容量的N进制计数器[例]

试分别用74161和74162接成六十进制计数器。Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774161(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP111CO074161(1)用SN

产生异步清零信号：用

SN–1产生同步置数信号：&11&先用两片74161构成256进制计数器74162—同步清零，同步置数。再用归零法将M=

100改为N

=

60进制计数器，即用SN–1产生同步清零、置数信号。先用两片74162构成1010

进制计数器，Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ4Q5Q6Q774162(0)Q0Q1Q2Q3CTTLDCOCPCTPD0D1D2D3CRQ0Q1Q2Q3CP111CO074162(1)11&111.同步清零(或置数)端计数终值为SN–1

异步清零(或置数)端计数终值为SN2.用集成二进制计数器扩展容量后，终值SN(或SN–1)是二进制代码；用集成十进制计数器扩展容量后，终值SN

(或SN–1)的代码由个位、十位、百位的十进制数对应的BCD代码构成。要点主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路5.4乘法器

乘法是数学运算的基本运算之一，也是数字信号处理中最为重要的运算。目前绝大多数数字信号处理算法经分解后都可以采用乘—加运算加以实现。为此，几乎所有的数字信号处理器（DSP）中都集成有专门于乘—加运算的电路，即乘法—累加（MAC）电路，是否具有MAC部件是区分DSP和普通CPU的标志之一。图5.4.1乘法运算5.4.1简单乘法器图5.4.2简单的四位二进制乘法器

被乘数移位寄存器组F由七个移位寄存器构成，分别称为F0、F1、F2、F3、F4、F5和F6，如图6.3.3（a）所示。乘数移位寄存器组L由四个寄存器构成，分别称为L0、L1、L2和L3，如图6.3.4（b）所示。对于被乘数移位寄存器组和乘数移位寄存器组，如果没有数据移进其中某个移位寄存器时，该移位寄存器被置为0。（a）七个被乘数移位寄存器（b）四个乘数移位寄存器图5.4.3输入移位寄存器

与门组共由七个与门组成，每一个与门实现两个一位二进制数相乘运算，如图5.4.4所示。图5.4.4与门实现二进制数乘法运算图5.4.5第一个时钟信号时的输入移位寄存器状态图5.4.6第一个时钟信号时的输出寄存器状态（a）被乘数寄存器组状态图5.4.7第二个时钟信号到来时输入寄存器状态（b）乘数寄存器组状态（a）相加运算（b）输出寄存器状态图5.4.8第二个时钟信号到来时累加过程（a）被乘数寄存器组状态（b）乘数寄存器组状态图5.4.9第三个时钟信号到来时输入寄存器状态（a）相加运算（b）输出寄存器状态图5.4.10第三个时钟信号到来时累加过程（a）被乘数寄存器组状态（b）乘数寄存器组状态图5.4.11第四个时钟信号到来时输入寄存器状态（a）相加运算（b）输出寄存器状态图5.4.12第四个时钟信号到来时累加过程5.4.2并行乘法器图5.4.13并行四位二进制数乘法器5.4.3快速乘法器图5.4.14快速乘法器结构示意图主要内容加法器移位寄存器计数器乘法器MOS存储器I/O电路5.5.1主存储器处于全机中心地位

(1)当前计算机正在执行的程序和数据（除了暂存于CPU寄存器以外的所有原始数，中间结果和最后结果）均存放在存储器中。CPU直接从存储器取指令或存取数据。（2）计算机系统中输入输出设备数量增多，数据传送速度加快，因此采用了直接存储器访问（DMA）技术和输入输出通道技术，在存储器与输入输出系统之间直接传送数据。（3）共享存储器的多处理机的出现，利用存储器存放共享数据，井实现处理机之间的通乏加强了存储器作为全机中心的作用。5.5.2主存储器分类

1）随机存储器（RandomAccessMemory，简称RAM）2）只读存储器（ReadOnlyMemory，简称ROM）3）可编程序的只读存储器（ProgrammableROM，简称PROM）4）可擦除可编程序只读存储器（ErasablePROM，简称EPROM）5）可用电擦除的可编程只读存储器（ElectricallvEPROM，简称E2PROM）上述各种存储器，除了RAM以外，即使停电，仍能保持其内容，称之为“非易失性存器”，而RAM为“易失性存储器”。

5.5.3主存储器的主要技术指标

主存储器的主要性能指标为主存容量、存储器存取时间和存储周期时间。

计算机可寻址的最小信息单位是一个存储字，最大存储字的数量就是存储器容量。

存储器的容量：一般以字节计算，有K（1024字节）、M（1024K字节）、（1024M字节）G。

存取时间：启动一次存储器操作到操作完成的时间。

存储周期：连续两次启动存储器的最小间隔时间。5.5.4主存储器的基本操作

主存储器的两个基本操作：“读”和“写”。读是从存储器中取出数据，写是将数据放入存储器。完成这两个操作，依赖CPU中的地址寄存器（AR）和数据寄存器（DR）。工作过程如图所示。CPUARDR

读/写准备好地址数据

主存储器地址总线数据总线控制总线读/写5.5.5读／写存储器（即随机存储器（RAM））

半导体读/写存储器分为：静态存储器和动态存储器。前者利用双稳态触发器来保存信息，只要不断电，信息是不会丢失的；动态存储器用MOS电容存储电荷来保存信息，使用时需不断给电容充电才能使信息保持。静态存储器集成度低，但功耗较大；动态存储器的集成度高，功耗小，它主要用于大容量存储器。主存储器的逻辑组成010110100101101001011010010110100101101001011010保持1，0的双稳态电路1000H1001H1002H1003H1004H1005H地址内容存储单元

1.静态存储器（SRAM）（1）(1)存储单元和存储器T1T2T6T4T3T5位线1位线2字选择线即每个双稳态1位存储单元VDDVGGVss

1.静态存储器（SRAM）（2）1K个双稳态存储单元，用矩阵译码，每个交叉点选择一个存储单元。32根列选择线32根行选择线共有3232=1024个交叉点5-32译码器532译码器存储器地址A4～A0A9～A5012…31012﹕311位存储单元

1.静态存储器（SRAM）（3）字选择线T1T2T6T4T3T5VDDVGGVss列选择线T7T8

1.静态存储器（SRAM）（4）1K×1静态存储器框图X地址译码器字驱动器32×32存储矩阵控制电路读/写电路Y地址译码0﹕310…31A0﹕A4A5

…A9WECSDINDOUTCSWEDINDOUT操作方式H××LLLLLHLH×HHHDOUT

未选写“0”

写“1”

读

1.静态存储器（SRAM）（5）(2)开关特性读周期时序AdrCSWEDOUT地址对片选的建立时间tsuAdr→CS片选读时间taCS片禁止到输出的传输延迟tPLH

CS→DOUTCPU必须在这段时间内取走数据

1.静态存储器（SRAM）（6）(2)开关特性写周期时序AdrCSWEDIN最小写允许宽度tWWE数据对写允许的建立时间tsuDINCPU必须在这段时间内输出数据2.动态存储器（DRAM）（1）(1)存储单元和存储器原理T2读出选择线3管存储单元单管存储单元T1T3C写入选择线读出数据线写入数据线位线字线TCDVdd高电平写0，低电平写12.动态存储器（DRAM）（2）(1)存储单元和存储器原理

优点：线路简单，单元占用面积小，速度快。缺点：读出是破坏性的，需要“重写”；读出信号很小，要求有高灵敏度的读出放大器。

图4·9是16K×1位动态存储器的框图，存储单元采用单管单元。地址码是14位；为了减少封装引脚数，地址码分两批（每批7位）送至存储器；行地址由行地址选通信号RAS送入，列地址由列地址选通信号CAS送入；读出放大器又使相应的存储单元的存储信息自动恢复（重写））所以读出放大器还用作再生放大器。2.动态存储器（DRAM）（4）（2）再生

DRAM是通过把电荷充积到MOS管的栅极电容或专门的MOS电容中去来实现信息存储的。为了保证存储信息不遭破坏，必须在电荷漏掉以前就进行充电，以恢复原来的电荷，把这一充电过程称为再生，或称为刷新。对于DRAM，再生一般应在小于或等于2ms的时间内进行一次。

DRAM采用“读出”方式进行再生。而接在单元数据线上的读放是一个再生放大器。由于DRAM每列都有自己的读放，因此，只要依次改变行地址，轮流对存储矩阵的每一行所有单元同时进行读出，直到把所有行全部读出一遍，就完成了对存储器的再生。2.动态存储器（DRAM）（5）（3）时序图

DRAM有以下几种工作方式：读工作方式，写工作方式，读-改写工作方式，页面工作方式和再生工作方式。2.动态存储器（DRAM）（5）①读工作方式

高阻态

输出

高阻态RASCASWEDOUTtCRD保证列地址传输后立即进行读操作2.动态存储器（DRAM）（6）②写工作方式

RASCASWEDINDOUTtCWR高阻态保证列地址传输后立即进行读操作2.动态存储器（DRAM）（7）③读一改写工作方式

RASCASWEDINDOUTtCRMWtd2.动态存储器（DRAM）（8）④页面工作方式

RASCASAdrWEDOUT同行读取5.5.6非易失性半导体存储器（1）

前面介绍的DRAM和SRAM均为可任意读／写的随机存储器，当掉电时，所存储的内容消失，所以是易失性存储器。下面介绍的半导体存储器，即使停电，所存储的内容也不丢失。根据半导体制造工艺的不同，可分为ROM，PROM，EPROM，E2ROM和FlashMemory1.只读存储器（ROM）掩模式ROM由芯片制造商在制造时写入内容，以后只能读而不能再写入。其基本存储原理是以元件的“有／无”来表示该存储单元的信息（“1”或“0”），可以用二极管或晶体管作为元件，显而易见，其存储内容是不会改变的。2.可编程序的只读存储器（PROM）

PROM可由用户根据自己的需要来确定ROM中的内容，常见的熔丝式PROM是以熔丝的通和断开来表示所存的信息为“1”或“0”。刚出厂的产品，其熔丝是全部接通的。根据需要断开某些单元的熔丝（写入）。显而易见，断开后的熔丝是不能再接通了，因而一次性写入的存储器。掉电后不会影响其所存储的内容。3．可擦可编程序的只读存储器（EPROM）为了能修改ROM中的内容，出现了EPROM。其原理：控制栅浮置栅P型基片源n+漏n+VPP(+12V)5～7V3．可擦可编程序的只读存储器（EPROM）

存储1，0的原理：源漏5V源漏5V

晶体管导通浮栅电子阻止晶体管导通保存1保存04.可电擦可编程序只读存储器（E2PROM）

E2PROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制（因氧化层被磨损），一般为10万次。其读写操作可按每个位或每个字节进行，类似SRAM，但每字节的写入周期要几毫秒，比SRAM长得多。E2PROM每个存储单元采则2个晶体管。其栅极氧化层比EPROM薄，因此具有电擦除功能。5.快速读写存储器（FlashMemory）

F1ashMemory是在EPROM与E2PROM基础上发展起来的，其原理：控制栅浮置栅P型基片源n+漏n+＋VPPF1ashMemory的读写原理：…Vd=6VVg=12V

写入…OpenVs=12V

擦除…Vd=1VVg=1V

读出各存储器的用途存储器应用SRAMDRAMROMPROMEPROME2PROMFlashMemoryCache计算机主存固定程序，微程序控制器用户自编程序，工业控制机或电器用户编写并可修改程序，产品试制阶段程序IC卡上存储器固态盘、IC卡非易失性读写存储器发展趋势多级电平存储器电阻转变存储器RRAM铁电存储器FRAM磁阻存储器MRAM相变存储器PCRAM5.5.6DRAM的研制与发展（1）

1.增强型DRAM（EDRAM）增强型DRAM（EDRAM）改进了CMOS制造工艺，使晶体管开关加速，其结果使EDRAM的存取时间和周期时间比普通DRAM减少一半，而且在EDRAM芯片中还集成了小容量SRAMcache。2.CacheDRAM（CDRAM）其原理与EDRAM相似，其主要差别是SRAMcache的容量较大，且与真正的cache原理相同。在存储器直接连接处理器的系统中，cacheDRAM可取代第二级cache和主存储器（第一级cache在处理器芯片中）。CDRAM还可用作缓冲器支持数据块的串行传送。3.EDODRAM（EDRAM）扩充数据输出（extendeddataout，简称EDO），它在完成当前内存周期前即可开始下一周期的操作，因此能提高数据带宽或传输率。4.同步DRAM（SDRAM）典型的DRAM是异步工作的，CPU送地址和控制信号之后，等待存储器的内部操作完成，此时CPU不能做别的。

SDRAM与CPU之间的数据传输是同步的，CPU送出地址和控制信号后，经过已知数量的时钟后，SDRAM完成内部操作，此期间，CPU可以做其他的工作，而不必等待。5.RambusDRAM（RDRAM）

Rambus公司研制，着重提高存储器频率带宽。

RDRAM与CPU之间通过专用的RDRAM总线传送数据，而不是常用的RAS、CAS、WE、CE信号。采用异步成组数据传输协议，开始时需要较大的存取时间（例如48ns），以后可达500MB/s的传输速率。

Rambus得到Intel公司的支持，其高档的PentiumIII处理器将采用RambusDRAM结构。6.集成随机存储器（IRAM）将整个DRAM系统集成在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序等。片内还附加有测试电路。7.ASICRAM

根据用户需求而设计的专用存储器芯片，它以RAM为中心，并结合其他逻辑功能电路。例如，视频存储器（videomemory）是显示专用存储器，它接收外界送来的图像信息，然后向系统提供高速串行信息。5.5.7半导体存储器的组成与控制

半导体存储器的读写时间一般在十几至几百毫微秒之间，其芯片集成度高，体积小，片内还包含有译码器和寄存器等电路。常用的半导体存储器芯片有多字一位片和多字多位（4位、8位）片，如16M位容量的芯片可以有16M×1位和4M×4位等种类。1.存储器容量扩展（1）

1个存储器的芯片的容量是有限的，它在字数或字长方面与实际存储器的要求都有很大差距，所以需要在字向和位向进行扩充才能满足需要。（1）位扩展位扩展指的是用多个存储器器件对字长进行扩充。位扩展的连接方式是将多片存储器的地址、片选、读写控制