第三章 多层次的存储器(白中英第五版)

第三章多层次的存储器计算机组成原理3.1存储器概述一.存储器的分类存储器是计算机系统中的记忆设备，用来存放程序和数据。存储器主要完成两大功能：存储（写入write)取出（读出read）04二月20233.1存储器概述存储器三项基本要求：大容量高速度低成本构成存储器的存储介质，目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，它可存储一个二进制代码。由若干个存储元组成一个存储单元

04二月20233.1存储器概述存储元：存储一位二进制信息的存储元件。存储单元：主存中最小可编址的单位，是ＣＰＵ对主存可访问操作的最小单位。然后再由许多存储单元按一定规则组成一个存储体。根据存储材料的性能及使用方法不同，存储器有各种不同的分类方法:

1）.按存储介质分类半导体存储器：用半导体器件组成的存储器。04二月20233.1存储器概述磁表面存储器：用磁性材料做成的存储器。

2).按存储方式分类随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。顺序存储器：只能按某种顺序来串行存取，存取时间和存储单元的物理位置有关。04二月20233.1存储器概述3）.按存储器的读写功能分类只读存储器(ROM)：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。随机读写存储器(RAM)：既能读出又能写入的半导体存储器。4）.按信息的可保存性分类非永久记忆的存储器：断电后信息即消失的存储器。如半导体存储器（易失性存储器）04二月20233.1存储器概述永久记忆性存储器：断电后仍能保存信息的存储器。如磁性存储器，一般作外存使用。ROM也是特殊的这类存储器（非易失性存储器）5）.按在计算机系统中的作用分类根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。04二月20233.1存储器概述二.存储器的分级结构为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。04二月2023名称简称用途特点高速缓冲存储器Cache高速存取指令和数据存取速度快，但存储容量小主存储器主存存放计算机运行期间的大量程序和数据存取速度快，存储容量不大外存储器外存存放系统程序和大型数据文件及数据库存储容量大，位成本低3.1存储器概述三.主存储器的技术指标主存储器的性能指标主要是存储容量、存取时间、存储周期和存储器带宽。字存储单元：即存放一个机器字的存储单元，相应的地址称为字地址。一个机器字可以包含数个字节，所以一个字存储单元也可包含数个能够单独编址的字节地址。下面列出主存储器的主要几项技术指标：04二月20233.1存储器概述存储容量在一个存储器中可以容纳的存储单元总数体现存储空间的大小单位：字数，字节数存取时间启动到完成一次存储器操作所经历的时间体现主存的速度单位：ｎｓ存储周期连续启动两次操作所需间隔的最小时间体现主存的速度单位：ｎｓ存储器带宽单位时间里存储器所存取的信息量体现数据传输速率技术指标单位：位/秒，字节/秒04二月20233.2半导体存储器—RAM目前广泛使用的内部存储器是半导体存储器，根据存储信息的原理不同，可将半导体存储器分为:静态MOS存储器（SRAM）动态MOS存储器（DRAM）半导体存储器的优缺点优点：存储速度快，存储体积小，可靠性高缺点：断电时，读写存储器不能保存信息04二月20233.2.1SRAM存储器一、基本的静态存储元阵列1.基本存储元

SRAM中,用一个锁存器(触发器)作为存储元。只要直流供电电源一直加在这个记忆电路上，它就无限期地保持记忆的1状态或0状态。如果电源断电，那么存储的数据(1或0)就会丢失。2.三组信号线1）地址线2）数据线3）控制线

图3.2基本的静态存储元阵列04二月20233.2.1SRAM存储器二、基本的SRAM逻辑结构SRAM芯大多采用双译码方式，以便组织更大的存储容量。地址译码器

二级译码：将地址分成x向、y向两部分，第一级进行x向(行译码)和y向(列译码)的独立译码,然后在存储阵列中完成第二级的交叉译码。04二月20233.2.1SRAM存储器读与写的互锁逻辑控制信号中/CS是片选信号，/CS有效时（低电平），门G1、G2均被打开。/OE为读出使能信号，/OE有效时（低电平），门G2开启，当写命令/WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，/WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。图3.332K×8位的SRAM逻辑结构图存储阵列为三维结构，即256行×128列×8位04二月20233.2.1SRAM存储器三、存储器的读写周期在读周期中，地址线先有效，以便进行地址译码，选中存储单元。为了读出数据，片选信号/CS和读出使能信号/OE也必须有效(由高电平变为低电平)。从地址有效开始经tAQ(读出)时间，数据总线I/O上出现了有效的读出数据。之后/CS、/OE信号恢复高电平，tRC以后才允许地址总线发生改变。tRC时间称为读周期时间。04二月20233.2.1SRAM存储器在写周期中，也是地址线先有效，接着片选信号/CS有效，写命令/WE有效(低电平)。此时数据总线I/O上必须置写入数据，在tWD时间段将数据写入存储器。之后撤消写命令/WE和/CS。为了写入可靠，I/O线的写入数据要有维持时间thD，/CS的维持时间也比读周期长。tWC时间称为写周期时间。3.为了控制方便，一般取tRC=tWC，通常称为存取周期。04二月20233.2.1SRAM存储器【例3.1】图3.5(a)是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。

【解】：写入存储器的时序信号必须同步。通常，当R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。当R/W线达到低电平时，数据立即被存储。因此，当R/W线处于低电平时，如果数据线改变了数值，那么存储器将存储新的数据⑤。同样，当R/W线处于低电平时地址线如果发生了变化，那么同样数据将存储到新的地址②或③。正确的写入时序图见图3.5(b)。04二月20233.2.2DRAM存储器一、DRAM存储位元的记忆原理基本存储元

基本存储元是组成存储器的基础和核心,它用来存储一位二进制信息0或1。它是由两个MOS反相器交叉耦合而成的触发器,一个存储元存储一位二进制代码.这种电路有两个稳定的状态，并且A，B两点的电位总是互为相反的，因此它能表示一位二进制的1和0。04二月20233.2.2DRAM存储器04二月2023ACB半导体场效应管示意图BAT5T4T3T1T2T6BS0VBS1读/写”0”读/写”1”位/读出线位/读出线字线图6.36管MOS存储电路3.2.2DRAM存储器二、DRAM芯片的逻辑结构

图3.7(a)示出1M×4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是：（1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。若地址总线宽度为10位，先传送地址码A0～A9，由行选通信号RAS打入到行地址锁存器；04二月20233.2.2DRAM存储器然后传送地址码A10～A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M×4位。（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。04二月20233.2.2DRAM存储器三、读/写周期读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。

刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。04二月20233.2.2DRAM存储器刷新操作有两种刷新方式：集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。分散式刷新:每一行的刷新插入到正常的读/写周期之中。集中式刷新：在整个刷新间隔内，前一段时间重复进行读/写周期或维持周期，等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行刷新整个存储器，它适用于高速存储器。04二月20233.2.2DRAM存储器04二月2023例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。3.2.2DRAM存储器分散式刷新：把一个存储系统周期tc分为两半，周期前半段时间tm用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。04二月20233.2.2DRAM存储器四、存储器容量的扩充1、字长位数扩展给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。一般原则：三组信号线中，地址线和控制线公用而数据线单独分开连接。d=

设计要求的存储器容量

/

选择芯片存储器容量04二月20233.2.2DRAM存储器【例3.2】利用1M×4位的SRAM芯片，设计一个存储容量为1M×8位的SRAM存储器。

解：

所需芯片数：d=（1M×8）/（1M×4）=2(片)

设计的存储器字长为8位，存储器容量不变。连接的三组信号线与例相似，即地址线、控制线公用，数据线分高4位、低4位，但是数据线是双向的，与SRAM芯片的I/O端相连接。04二月20233.2.2DRAM存储器2、字存储容量扩展给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。04二月20233.2.2DRAM存储器3.存储器模块条

存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条。它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片(如8个RAM芯片)，组成一个存储容量固定的存储模块。然后，通过它下部的插脚插到系统板的专用插槽中，从而使存储器的总容量得到扩充。04二月20233.2.2DRAM存储器五、

高级的DRAM结构FPMDRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号/RAS确定行地址，然后由低电平的列选信号/CAS确定列地址。下一次寻找操作，也是由/RAS选定行地址，/CAS选定列地址，依此类推。04二月20233.3存储容量的扩展存储器容量与实际存储器的要求多有不符。存储器芯片有不同的组织形式，如1024×1、1024×4、4096×8等；实际使用时，需进行字和位扩展(多个芯片连接），组成你所需要的实际的存储器，如1K×8、4K×8等的存储器。04二月20233.3存储容量的扩展（1）位扩展法

只加大字长，而存储器的字数与存储器芯片字数一致,对片子没有选片要求。位扩展的连接方式是将各存储芯片的地址线、片选线和读/写线相应地并联起来，而将各芯片的数据线单独列出。

04二月20233.3存储容量的扩展04二月2023DD••••D0479AA0•••1K×4位1K×4位CSWE例如：用2片1K×4位存储芯片组成1K×8位的存储器10跟地址线8个别数据线3.3存储容量的扩展(2)字扩展（增加存储字的数量）仅在字向扩充，而位数不变。字扩展将芯片的地址线、数据线、读/写线并联，由片选信号来区分各片地址。

用2片1K×8位存储芯片组成2K×8位的存储器04二月202311根地址线8根数据线3.3存储容量的扩展04二月20231K

×

8位1K

×

8位D7D0•••••••••••••••••WEA1A0•••A9CS1A10

1CS0芯片号地址范围

片选

片内地址0最低地址00000000000最高地址011111111111最低地址10000000000最高地址11111111111A9A8…A0A103.3存储容量的扩展例如：用256Kx8位芯片构成2Mx8位的存储器。芯片的地址线数：18；容量：2MBCPU的有效地址位数：21位地址（1）芯片数（2M×8位）/（256K×8位）=8（片）（2）采用字扩展04二月20233.3存储容量的扩展（3）字扩展连接图04二月20230＃ 1＃ 2＃ 7＃访存信号，只在需要访问主存时才产生译码输出。3.3存储容量的扩展04二月2023译码法所谓译码法就是使用译码电路将高位地址进行译码，以其译码输出作为存储芯片的片选信号。其特点是连接复杂，但能有效地利用存储空间。译码电路可以使用现有的译码器芯片。3.3存储容量的扩展04二月2023

常用的译码芯片有：74LS139（双2-4译码器）和74LS138（3-8译码器）等。12345678910111213141516ABCVCC2AG2BGG17YGND0Y1Y2Y3Y4Y5Y6Y图74LS138引脚及逻辑符号ABC2AG2BGG17Y0Y1Y2Y3Y4Y5Y6Y3.3存储容量的扩展（3）字位同时扩展法

一个存储器的容量假定为M×N位，若使用L×K位的芯片(L＜M,K＜N)，需要在字向和位向同时进行扩展。此时共需要(M/L)×(N/K)个存储器芯片。04二月20233.3存储容量的扩展04二月2023用8片1K

×

4位存储芯片组成4K

×

8位的存储器8根数据线12根地址线WEA8A9A0...D7D0……A11A10CS0CS1CS2CS3片选译码................1K×41K×41K×41K×41K×41K×41K×41K×4（3）字位同时扩展法3.3存储容量的扩展04二月2023例1：一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？

1K×4位，2K×8位，4K×4位，

16K×1位，4K×8位，8K×8位解：

地址线和数据线的总和=14+32=46根；

各需要的片数为：

3.3存储容量的扩展1K×4：16K×32/

1K×4=16×8=128片

2K×8：16K×32

/2K×8=8×4=32片

4K×4：16K×32

/

4K×4=4×8=32片

16K×1：16K×32/16K×1=32片

4K×8：16K×32/4K×8=4×4=16片

8K×8：16K×32

/

8K×8=2×4=8片04二月20233.3存储容量的扩展例2：设有若干片256K×8位的SRAM芯片，问：

(1)如何构成2048K×32位的存储器？

(2)需要多少片RAM芯片？

(3)该存储器需要多少字节地址位？

(4)画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。04二月20233.3存储容量的扩展解：采用字位扩展的方法。需要32片SRAM芯片。04二月20233.3存储容量的扩展例3：设CPU共有16根地址线，8根数据线，并用-MREQ（低电平有效）作访存控制信号，R/-W作读写命令信号（高电平为读，低电平为写）。现有下列存储芯片：

ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。04二月20233.3存储容量的扩展要求：（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区；（2）指出选用的存储芯片类型及数量；（3）详细画出片选逻辑。04二月20233.3存储容量的扩展解：确定芯片的数量及类型04二月20233.3存储容量的扩展(2)分配地址线A11~A0接4K×4位ROM的地址线A11~A0接4K×8位RAM的地址线(3)确定片选信号04二月20233.3存储容量的扩展04二月2023MREQA15A14A13A12A11A0…D7D4D3D0WR4K×4位

ROM4K×4位

ROM

4K×8位RAM

4K×8位RAM

4K×8位RAM………………G1CBAG2BG2A+5VY0Y1Y2Y3………………………………CPU与存储器的连接图及片选逻辑3.3存储容量的扩展例4：某8位微型机地址码为18位，若使用4KX4位的RAM芯片组成模块板结构的存储器，试问：

（1）该机所允许的最大主存空间是多少？

（2）若每个模块板为32K×8位，共需几个模块板？

（3）每个模块板内共有几片RAM芯片？

（4）共有多少片RAM？

（5）CPU如何选择各模块板？04二月20233.3存储容量的扩展

解：（1）218=256K，则该机所允许的最大主存空间是256K×8位（或256KB）；（2）模块板总数=256K×8/32K×8=8块；（3）板内片数=32K×8位/4K×4位=8×2=16（4）总片数=16片×8=128片；（5）CPU通过最高3位地址译码选板，次高4位地址译码选片。地址格式分配如下：04二月20233.3存储容量的扩展04二月2023板地址片地址片内地址331217151411100例5设有32片256K×1位的SRAM芯片，采用位扩展方法可构成多大容量的存储器？该存储器需要多少字节地址位？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。3.3存储容量的扩展04二月2023解：32片256K×1位的SRAM芯片可构成256K×32位的存储器。如果采用32位的字编址方式，则需要18条地址线，因为218=256K。用MREQ#作为芯片选择信号，R/W#作为读写控制信号，该存储器与CPU连接的结构图如图3-1，因为存储容量为256K×32=1024KB，所以CPU访存最高地址位为A19。3.3存储容量的扩展04二月2023例6设有若干片256K×8位的SRAM芯片，采用字扩展方法构成2048KB的存储器需要多少片SRAM芯片？该存储器需要多少字节地址位？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。解：该存储器需要2048K/256K=8片SRAM芯片；(2)需要21条地址线，因为221=2048K，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。3.3存储容量的扩展04二月2023用MREQ#作为译码器芯片的输出许可信号，译码器的输出作为存储器芯片的选择信号，R/W#作为读写控制信号。CPU访存的最高地址位为A20。(3)该存储器与CPU连接的结构图如下。3.3存储容量的扩展04二月2023例7设有若干片256K×8位的SRAM芯片，问如何构成2048K×32位的存储器？需要多少片RAM芯片？该存储器需要多少字节地址位？画出该存储器与CPU连接的结构图，设CPU的接口信号有地址信号、数据信号、控制信号MREQ#和R/W#。解：采用字位扩展的方法。该存储器需要2048K/256K×32/8=32片SRAM芯片，其中每4片构成一个字的存储器芯片组，8组芯片进行字扩展。3.3存储容量的扩展04二月2023采用字寻址方式，需要21条地址线，其中高3位用于芯片选择，低18位作为每个存储器芯片的地址输入。因为存储器容量为2048K×32=223KB，所以CPU访存的最高地址位为A22。用MREQ#作为译码器芯片的输出许可信号，译码器的输出作为存储器芯片的选择信号，R/W#作为读写控制信号，该存储器与CPU连接的结构图如下。3.3存储容量的扩展04二月20233.3存储容量的扩展04二月2023如果主存容量为16M字节，且按字节编址，表示该主存地址至少应需要_____(1)____位。（1）A．16

B．20

C．24

D．32

C例题13.3存储容量的扩展04二月2023例题2某计算机内存按字节编址，内存地址区域从44000H到6BFFFH，共有___(2)___K字节。若采用16K×4bit的SRAM芯片，构成该内存区域共需___(3)___片。

（2）A.128

B.160

C.180

D.220

（3）A.5

B.10

C.20

D.32

BC3.3存储容量的扩展04二月2023例题3

某程序的目标代码为16384个字节，将其写到以字节编址的内存中，以80000H为首地址开始依次存放，则存放该目标程序的末地址为__(6)__。

(6)A．81000H

B．83FFFHC．84FFFH

D．86000H

B3.4只读存储器和闪速存储器04二月2023一、只读存储器

1.ROM的分类

只读存储器简称ROM，它只能读出，不能写入。它的最大优点是具有不易失性。根据编程方式不同，ROM通常分为三类：

3.4只读存储器和闪速存储器04二月2023只读存储器定义优点缺点掩模式数据在芯片制造过程中就确定可靠性和集成度高，价格便宜不能重写一次编程用户可自行改变产品中某些存储元可以根据用户需要编程只能一次性改写多次编程可以用紫外光照射或电擦除原来的数据，然后再重新写入新的数据可以多次改写ROM中的内容掩模ROM模块组成掩模ROM的逻辑符号和内部逻辑框图可编程ROM3.4只读存储器和闪速存储器04二月20231、EPROMEPROM叫做光擦除可编程可读存储器。它的存储内容可以根据需要写入，当需要更新时将原存储内容抹去，再写入新的内容。2、E2PROM存储元EEPROM，叫做电擦除可编程只读存储器。其存储元是一个具有两个栅极的NMOS管，如图(a)和(b)所示，G1是控制栅，它是一个浮栅，无引出线；G2是抹去栅，它有引出线。3.4只读存储器和闪速存储器04二月2023在G1栅和漏极D之间有一小面积的氧化层，其厚度极薄，可产生隧道效应。如图(c)所示，当G2栅加20V正脉冲P1时，通过隧道效应，电子由衬底注入到G1浮栅，相当于存储了“1”。利用此方法可将存储器抹成全“1”状态。漏极D加20V正脉冲P2，G2栅接地，浮栅上电子通过隧道返回衬底，相当于写“0”。3.4只读存储器和闪速存储器04二月20233.4只读存储器和闪速存储器04二月2023二、FLASH存储器1、FLASH存储元FLASH存储器也翻译成闪速存储器，它是高密度非失易失性的读/写存储器。高密度意味着它具有巨大比特数目的存储容量。非易失性意味着存放的数据在没有电源的情况下可以长期保存。总之，它既有RAM的优点，又有ROM的优点，称得上是存储技术划时代的进展。

3.4只读存储器和闪速存储器04二月2023闪速存储器的特点固有的非易失性廉价的高密度可直接执行固态性能FLASH存储元是在EPROM存储元基础上发展起来的，由此可以看出创新与继承的关系。如下图所示为闪速存储器中的存储元，由单个MOS晶体管组成，除漏极D和源极S外，还有一个控制栅和浮空栅。

3.4只读存储器和闪速存储器04二月2023“0”状态：当控制栅加上足够的正电压时，浮空栅将储存许多电子带负电，这意味着浮空栅上有很多负电荷，这种情况我们定义存储元处于0状态。

“1”状态：如果控制栅不加正电压，浮空栅则只有少许电子或不带电荷，这种情况我们定义为存储元处于1状态。

浮空栅上的电荷量决定了读取操作时，加在栅极上的控制电压能否开启MOS管，并产生从漏极D到源极S的电流。3.4只读存储器和闪速存储器04二月20233.4只读存储器和闪速存储器04二月20232、FLASH存储器基本操作①编程操作实际上是写操作。所有存储元的原始状态均处“1”状态，这是因为擦除操作时控制栅不加正电压。编程操作的目的是为存储元的浮空栅补充电子，从而使存储元改写成“0”状态。如果某存储元仍保持“1”状态，则控制栅就不加正电压。

3.4只读存储器和闪速存储器04二月2023如图(a)表示编程操作时存储元写0、写1的情况。实际上编程时只写0，不写1，因为存储元擦除后原始状态全为1。要写0，就是要在控制栅C上加正电压。一旦存储元被编程，存储的数据可保持100年之久而无需外电源。②读取操作控制栅加上正电压。浮空栅上的负电荷量将决定是否可以开启MOS晶体管。如果存储元原存1，可认为浮空栅不带负电，控制栅上的正电压足以开启晶体管。如果存储元原存0，可认为浮空栅带负电，控制栅上的正电压不足以克服浮动栅上的负电量，晶体管不能开启导通。3.4只读存储器和闪速存储器04二月2023当MOS晶体管开启导通时，电源VD提供从漏极D到源极S的电流。读出电路检测到有电流，表示存储元中存1，若读出电路检测到无电流，表示存储元中存0，如图(b)所示。③擦除操作所有的存储元中浮空栅上的负电荷要全部洩放出去。为此晶体管源极S加上正电压，这与编程操作正好相反，见图(c)所示。源极S上的正电压吸收浮空栅中的电子，从而使全部存储元变成1状态。3.5并行存储器04二月2023由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率，除了主存采用更高速的技术来缩短读出时间外，还可以采用并行技术的存储器。一、双端口存储器1、双端口存储器的逻辑结构双端口存储器由于同一个存储器具有两组相互独立的读写控制电路而得名。3.5并行存储器04二月2023由于进行并行的独立操作，因而是一种高速工作的存储器，在科研和工程中非常有用。图3.24双端口存储器IDT7133的逻辑框图2、无冲突读写控制当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。当任一端口被选中驱动时，就可对整个存储器进行存取，每一个端口都有自己的片选控制(CE)和输出驱动控制(OE)。读操作时，端口的OE(低电平有效)打开输出驱动器，由存储矩阵读出的数据就出现在I/O线上。3.5并行存储器04二月20233、有冲突读写控制当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。在这种情况下，片上的判断逻辑可以决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。3.5并行存储器04二月20234、有冲突读写控制判断方法(1)如果地址匹配且在CE之前有效，片上的控制逻辑在CEL和CER之间进行判断来选择端口(CE判断)。

(2)如果CE在地址匹配之前变低，片上的控制逻辑在左、右地址间进行判断来选择端口(地址有效判断)。

无论采用哪种判断方式，延迟端口的BUSY标志都将置位而关闭此端口，而当允许存取的端口完成操作时，延迟端口BUSY标志才进行复位而打开此端口。3.5并行存储器04二月2023二、多模块交叉存储器1.存储器的模块化组织一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块有两种安排方式：一种是顺序方式，一种是交叉方式。一、顺序方式如,M0－M3共四个模块，则每个模块8个字

3.5并行存储器04二月2023顺序方式：

M0：0—7

M1：8－15

M2：16－23

M3：24－315位地址组织如下：XX

XXX高位选模块，低位选块内地址特点：某个模块进行存取时，其他模块不工作，优点是某一模块出现故障时，其他模块可以照常工作，通过增添模块来扩充存储器容量比较方便。缺点是各模块串行工作，存储器的带宽受到了限制。3.5并行存储器04二月2023二、交叉方式可以实现多模块流水式并行存取如,M0－M3共四个模块，则每个模块8个字交叉方式：M0：0，4,...除以4余数为0

M1：1，5,...除以4余数为1

M2：2，6,...除以4余数为2

M3：3，7,...除以4余数为35位地址组织如下：XXX

XX高位选块内地址，低位选模块3.5并行存储器04二月2023特点：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。优点是对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。使用场合为成批数据读取三、多模块交叉存储器的基本结构主存被分成4个相互独立、容量相同的模块M0，M1，M2，M3，每个模块都有自己的读写控制电路、地址寄存器和数据寄存器，各自以等同的方式与CPU传送信息。在理想情况下，如果程序段或数据块都是连续地在主存中存取，那么将大大提高主存的访问速度。图3.27四模块交叉存储器3.5并行存储器04二月2023通常在一个存储器周期内，n个存储体必须分时启动，则各个存储体的启动间隔为t=T/n（n为交叉存取度），整个存储器的存取速度有望提高n倍。下面做定量分析：我们认为模块字长等于数据总线宽度，模块存取一个字的存储周期为T，总线传送周期为τ，存储器的交叉模块数为m，为了实现流水线方式存取，应当满足

T=m·τ

（m=T/τ称为交叉存取度）

3.5并行存储器04二月2023

交叉存储器要求其模块数必须大于或等于m，以保证启动某模块后经mτ时间再次启动该模块时，它的上次存取操作已经完成。这样，连续读取m个字所需的时间为t1=T+(m-1)τ

而顺序方式存储器连续读取m个字所需时间为

t2=mT

可见交叉存储器的带宽确实大大提高了。

m=4的流水线方式存取示意图如下图图3.28流水线方式3.5并行存储器04二月2023【例4】设存储器容量为32字，字长64位，模块数m=4，分别用顺序方式和交叉方式进行组织。存储周期T=200ns，数据总线宽度为64位，总线传送周期τ=50ns。问顺序存储器和交叉存储器的带宽各是多少?【解】顺序存储器和交叉存储器连续读出m=4个字的信息总量都是：

q=64位×4=256位顺序存储器和交叉存储器连续读出4个字所需的时间分别是：

3.5并行存储器04二月2023

t2=mT=4×200ns=800ns=8×10-7s;t1=T+(m-1)τ

=200ns+30ns=350ns=35×10-7s顺序存储器和交叉存储器的带宽分别是：

W2=q/t2=256÷(8×10-7)=32×107［位/s］;

W1=q/t1=256÷(35×10-7)=73×107［位/s］

3.6cache存储器04二月20231、cache基本原理一、功能解决CPU和主存之间的速度不匹配问题。一般采用高速的SRAM构成。CPU和主存之间的速度差别很大采用两级或多级Cache系统。早期的一级Cache在CPU内，二级在主板上。现在的CPU内带L1Cahe和L2Cahe。全由硬件调度，对用户透明。3.6cache存储器04二月2023二、Cache基本原理地址映射；替换策略；写一致性；性能评价。3.6cache存储器04二月2023cache基本原理小结：Cache是介于CPU和主存M2之间的小容量存储器，但存取速度比主存快。主存容量配置几百MB的情况下，cache的典型值是几百KB。cache能高速地向CPU提供指令和数据，从而加快了程序的执行速度。从功能上看，它是主存的缓冲存储器，由高速的SRAM组成。为追求高速，包括管理在内的全部功能由硬件实现，因而对程序员是透明的。3.6cache存储器04二月20232.Cache的设计依据:CPU这次访问过的数据，下次有很大的可能也是访问附近的数据。3.CPU与Cache之间的数据传送是以字为单位4.主存与Cache之间的数据传送是以块为单位5.CPU读主存时，便把地址同时送给Cache和主存，Cache控制逻辑依据地址判断此字是否在Cache中，若在此字立即传送给CPU，否则，则用主存读周期把此字从主存读出送到CPU，与此同时，把含有这个字的整个数据块从主存读出送到cache中。3.6cache存储器04二月2023三、cache的命中率增加cache的目的，就是在性能上使主存的平均读出时间尽可能接近cache的读出时间。因此,cache的命中率应接近于1。由于程序访问的局部性，这是可能的。在一个程序执行期间，设Nc表示cache完成存取的总次数，Nm表示主存完成存取的总次数，h定义为命中率，则有h=Nc/(Nc+Nm)(3.4)若tc表示命中时的cache访问时间，tm表示未命中时的主存访问时间，1-h表示未命中率，则cache/主存系统的平均访问时间ta为：ta=htc+(1-h)tm

（3.5）

3.6cache存储器04二月2023设r=tm/tc表示主存慢于cache的倍率,e表示访问效率，则有:

为提高访问效率，命中率h越接近1越好，r值以5—10为宜，不宜太大。命中率h与程序的行为、cache的容量、组织方式、块的大小有关。3.6cache存储器04二月2023【例5】CPU执行一段程序时，cache完成存取的次数为1900次，主存完成存取的次数为100次，已知cache存取周期为50ns，主存存取周期为250ns，求cache/主存系统的效率和平均访问时间。【解】h=Nc/(Nc+Nm)=1900/(1900+100)=0.95r=tm/tc=250ns/50ns=5e=1/(r+(1-r)h)=1/(5+(1-5)×0.95)=83.3%ta=tc/e=50ns/0.833=60ns3.6cache存储器04二月2023无论选择那种映射方式，都要把主存和cache划分为同样大小的“块”。选择哪种映射方式，要考虑：硬件是否容易实现地址变换的速度是否快主存空间的利用率是否高主存装入一块时，发生冲突的概率以下我们介绍三种映射方法：2、主存与cache的地址映射3.6cache存储器04二月2023一、全相联的映射方式映射方法（多对多）主存内容可以拷贝到任意行地址变换1、将地址分为两部分（块号和字），在内存块写入Cache时，同时写入块号标记；

2、CPU给出访问地址后，也将地址分为两部分（块号和字），比较电路块号与Cache表中的标记进行比较，相同表示命中，访问相应单元；如果没有命中访问内存，CPU直接访问内存，并将被访问内存的相对应块写入Cache。

3.6cache存储器04二月20233、特点：

优点：冲突概率小，Cache的利用高。

缺点：比较器难实现，需要一个访问速度很快代价高的相联存储器

4、应用场合：

适用于小容量的Cache二、直接映射方式1、映射方法（一对多）如：

⑴i=jmodm

⑵主存第j块内容拷贝到Cache的i行

3.6cache存储器04二月2023⑶一般i和m都是2N级[例]cache容量16字，主存容量2