第6章 触发器及含触发器的PLD

1组合逻辑电路...当时的输入...当时的输出构成组合逻辑电路的基本单元是门电路。在前面所学习的组合逻辑电路中，仅仅决定于2而在“时序逻辑电路”中，时序逻辑电路...当时的输出这就要求时序逻辑电路必须具有记忆功能!不仅与...当时的输入有关..过去的输出而且与有关我们将要学习的“触发器”就具有记忆功能。第6章

触发器及含触发器的PLD

4本章重点1、各种电路结构的触发器所具有的动作特点；2、触发器逻辑功能的分类和触发器逻辑功能的描述方法。5触发器具有什么功能?

形象地说，它具有“一触即发”的功能。在输入信号的作用下，它能够从一种状态

(0

或1

)转变成另一种状态(1

或

0

)。触发器具有什么基本特点

?1）具有两个能自行保持的稳定状态1和0。2）根据不同的输入信号可以置成1或0状态。

触发器是构成时序逻辑电路的基本单元，是能够存储1位二值信号的单元电路。6.1概述

6触发器如何分类?

按逻辑功能划分：R-S触发器；D触发器；J-K触发器;按触发方式划分：电平触发方式；主从触发方式；边沿触发方式。T触发器等等。“1”状态：Q=1，Q=0“0”状态：Q=0，Q=12.有两个稳定状态3.在输入信号的作用下，双稳态触发器可以从一个稳定状态转换到另一个稳定状态。

逻辑符号RSQQRS

双稳态触发器的基本特性1.有两个互补的输出端QQ置0端置1端通常，把在输入信号发生变化前的触发器状态称为现态，用Ｑn和Ｑn表示；把输入信号发生变化后的触发器状态称为次态，用Ｑn+1和Ｑn+1表示。用X表示输入信号的集合，则触发器的次态方程为：Ｑn+1

＝f（Ｑn

，X）

次态方程又称为状态方程、特征方程。81.基本结构S：置位（置1）端R：复位（置0）端6.2.1基本RS触发器两互补输出端两输入端反馈线QQ.1.2SR6.2RS触发器9两互补输出端两输入端

正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示触发器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。反馈线

基本RS触发器2.逻辑功能QQ.1.2SR1010110复位0

结论:不论触发器原来为何种状态，当S=1，

R=0时，

将使触发器置“0”或称为复位。(1)S=1，R

=0QQ.1.2SR11

010

0

0110Qn

：输入信号到来前触发器的状态，简称原状态；Qn+1

：输入信号到来后触发器的状态，简称次态。QnQn+1置01201001置位1

结论:不论触发器原来为何种状态，当S=0，

R=1时，

将使触发器置“1”或称为置位。(2)S=0，R

=1QQ.1.2SR13QnQn+1

010

0

0110Qn

表示触发器的原状态；Qn+1

表示触发器的次态。1

0

0

11

0

11称为“置1”!14设原态为“1”态1110001触发器保持“1”态不变1

当S=1，

R=1时，触发器保持原来的状态，

即触发器具有保持、记忆功能。QQ.1.2SR(3)S=1，R

=115QnQn+1

010

0

0110Qn

表示触发器的原状态；Qn+1

表示触发器的次状态。1

0

0

11

0

11110

011

1

1称为“保持”!1601110011111110若G1先翻转，则触发器为“0”态“1”态(4)S=0，R

=0

当信号S=R

=0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。若先翻转QQ.1.2SR17RSQnQn+1

010

0

0110Qn

表示触发器的原状态；Qn+1

表示触发器的次状态。10

0

1101

10001*0011*0状态同时消失以后输出状态不定!110

0111

1称为“保持”!

18基本R－S

触发器状态表逻辑符号R(ResetDirect)-直接置“0”端(复位端)S(SetDirect)-直接置“1”端(置位端)QQSRSRQ100置0011置111不变保持001*不定功能低电平有效1*表示不正常状态，0信号消失后，触发器状态不定。注意：19由或非门组成的基本RS触发器QQ≥1≥1SRQQSRS

RQQn+10000010110101111010101010100110*0*基本RS触发器21例：在左图的基本RS触发器电路中，已知输入电压波形，画出输出端对应的电压波形。01X010X111X保持00X禁止QnQn+1QQQQSRRS触发器的状态方程：

Qn+1＝S＋RQnRS触发器的约束条件：

R＋S＝1（RS=0）6.2

RS触发器功能表Qn(保持)111（置1）100（置0）01不稳Qn+100R

SRSQn01000111101110Φ00Φ1010基本RS触发器QRSQ12Ｑ2tpdtpd2tpdtpdＲＳＱ波形图转换条件触发器状态状态转换方向状态转换图Ｓ＝０Ｒ＝１Ｓ＝１01Ｒ＝０Ｓ＝1Ｒ＝１Ｓ＝1Ｒ＝１功能表Qn(保持)111（置1）100（置0）01不稳Qn+100R

S基本RS触发器QRSQ12246.2.2具备时钟控制的RS触发器

在实际应用中，为协调数字系统各部分的动作，常常要求某些触发器于同一时刻动作。此时触发器的翻转不但要受输入端的控制，更重要的是要求各触发器能按一定时间节拍动作。为此,必须引入同步信号,使这些触发器只有在同步信号到达时才按输入信号改变状态。通常把这个同步信号叫做时钟脉冲（ClockPulse），简称时钟，用CP表示。这种受时钟信号控制的触发器统称为时钟触发器。最简单的时钟触发器：钟控RS触发器。25不变Qn××0说明Qn+1SRCP同步（钟控）RS触发器

同步RS触发器特性表××011不变不变01置00011011101010110置1110100111不变不变不变Qn001111001*1*不定×111工作原理:约束条件：SR=01）当

CP=0时：触发器保持原来状态不变；2）当

CP=1时：触发器的逻辑功能与RS触发器相似，区别在于R、S端信号为高有效。26时序波形图：CPSR2tpd3tpd2tpd3tpd同步RS触发器符号图：Q

Q27例1：画出钟控R－S

触发器的输出波形RSCP不定不定钟控R－S状态表CP高电平时触发器状态由R、S确定QQ0100SR01

010111不定Qn+1Qn28同步R-S触发器的动作特点1.当CP=0时,无论R、S为何种取值组合，输出端均“保持原态”；2.

CP=1的全部时间里，R、S的变化都将引起触发器输出端状态的变化,即输入信号多次发生变化则触发器的状态也会多次翻转(空翻现象)。29存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。CP克服办法：采用（主从或边沿）触发器。00SR01010111不定Qn+1QnQ=SQ=R30例2：画出同步RS触发器的输出波形。假设Q的初始状态为0。QCPRSCP回到低电平后状态不定“空翻”即输出端随输入信号的多次变化将发生多次翻转。QQ1R1SC1CPRS31练习：画出同步RS触发器的输出端波形图。CPRSQQ假设Q的初始状态为0。

在CP=0期间，触发器的状态“保持”状态不定QQ1R1SC1CPRS32Qn→

Qn+1SR000110110×1001×0

同步RS触发器驱动表触发器逻辑功能描述方法同步RS触发器特性表SRQnQn+1000001011010111101010101010011不定不定33

RS触发器的特性方程：QnRS000111100101X011X0Qn+1RS触发器的状态转换图：（约束条件）QRS010110X00XRS触发器的卡诺图：触发器状态转换条件状态转换方向6.2.3RS触发器应用示例

b.Ｋ由B扳向A端，并且震颤几次，相当于ＲＳ＝０１（或１１）a.Ｋ由A扳向B端，并且震颤几次，相当于ＲＳ＝１０（或１１）０１０１无震颤开关电路机械开关在静止到新的位置之前其机械触头将要震颤几次。图示电路可以解决震颤问题。设初始时Ｋ接Ｒ端，基本原理如下：１０１１０１０１０１

为了适用于单输入信号的场合，把同步RS触发器做成D触发器形式。35基本RS触发器导引门电路6.3.1电平触发型D触发器

CPD6.3D触发器CPQQRDSDD36(2)功能分析011输出端

保持原状态CP=0CPQQRDSDD37110110结论：Qn+1=D0110101011CP=1（无约束条件）CPQQRDSDDCPQQRDSDD381000

1010

1101

11110XX保持b.功能表CPDQnQn+1

Qn+1=Dc.特性方程D锁存器a.逻辑符号QQ1DC1RDSDDCPRS优点

：克服了约束条件的限制；存在问题：在CP＝1期间，输出状态随输入状态的变化而变化。电平触发型D触发器

40CPDQQ1000

1010

1101

11110XX保持CPDQnQn+1

功能表练习、电路如左上图，且已知Qn=0。根据CP及D的波形画出输出端的波形。4112345671413121110981D2D允许3D4DNCVCC1Q2Q3Q4QNCGND允许74LS77(4位锁存器)

这一类的D锁存器，有集成组件的产品，如74LS77(4位锁存器)、74LS75(4位双稳态锁存器)，等等。即CP1,2即CP3,442D触发器D触发器的特性方程：Qn+1=DD触发器的状态转换图：QD011001D触发器的状态转换图：QD0CPDQn+1说明011×01Qn01不变置0置1D触发器特性表43边沿触发器的电路结构与动作特点为了免除CP=1期间输入控制电平不许改变的限制，可采用边沿触发器。其特点是：触发器只在时钟跳转时发生翻转，而在CP=1或CP=0期间，输入端的任何变化都不影响输出。

目前已用于数字集成电路产品中的边沿触发器电路主要有：维持阻塞触发器，CMOS传输门的边沿触发器，利用门电路传输延迟时间的边沿触发器等。44a.功能表DCPQQ6.3.2边沿触发型D触发器

DCPQQ上升沿翻转下降沿翻转上升沿触发下降沿触发b.特性方程Qn+1=Dc.逻辑符号45例：D

触发器工作波形图CPDQ上升沿触发翻转46集成的边沿

D触发器简介:双D型正边沿触发器7474(带预置和清除端)六D型触发器74174单路输出共直接清除四D型触发器74175互补输出共直接清除边沿触发型D触发器

Q【例6-2】图6-11中为上升沿触发型D触发器的输入信号和时钟脉冲波形，设触发器的初始状态为0，确定输出信号Q的波形。解：

把握边沿触发型D触发器工作特性的关键是，确认每个时钟脉冲CP上升沿之后的输出状态等于该上升沿前一瞬间D信号的状态，此状态将保持到下一个时钟脉冲CP上升沿到来时。由此可画出输出Q的波形如图6-11所示。图6-11例6-2波形图Q

【例6-3】图6-12为边沿D触发器构成的电路图，设触发器的初始状态 Q1Q0=00，试确定Q0及Q1在时钟脉冲作用下的波形（参考图6-13）。最后用QuartusII的时序仿真器验证。图6-12例6-3电路图6-13例6-3波形图解：由于两个D触发器的输入信号分别为另一个D触发器的输出，因此在确定它们的输出端波形时，应分段交替画出Q0及Q1的波形（图6-13）。第1个CP脉冲到来时，初始状态Q0Q1=00，D0=1，D1=0，因此Q0=1，Q1=0；第2个CP脉冲到来时，现态Q0Q1=10，D0=1，D1=1，因此Q0=1，Q1=1；第3个CP脉冲到来时，现态Q0Q1=11，D0=0，D1=1，因此Q0=0，Q1=1；第4个CP脉冲到来时，现态Q0Q1=01，D0=0，D1=0，因此Q0=0，Q1=0。D0=Q1n

，D1

＝Q0n

，50练习：逻辑电路和输入信号如图所示，画出触发器Q端的波形。触发器的初态均为0。DCPC11DRQQCPDQ51例、

D触发器应用举例--四路优先判决电路发光二极管Q3Q4Q2Q1Q4Q3Q1Q2D1D2D3D4CLR1KHZ+5V74LS17574175：四D型触发器,互补输出,共直接清除52Q3Q4Q2Q1Q4Q3Q1Q2D1D2D3D4CLR1KHZ+5V74LS175000011111四个发光二极管均不亮!等待有人启动按钮赛前先清零53Q3Q4Q2Q1Q4Q3Q1Q2D1D2D3D4CLR1KHZ+5V74LS17510012号选手抢答成功

时钟的频率越高，区分选手按键先后的分辨率就越高。这时其它按钮被按下也没反应。6.4主从触发器

6.4.1主从RS触发器

主从RS触发器就是用两个同步RS触发器连接而成的。

为了克服同步触发器存在的空翻（CP=1）问题，可以采用主从结构。

其中时钟信号CP，通过一个反相器使其互补控制主、从触发器。工作原理：

CP=1时，主触发器工作，从触发器由于CP=0被封死，触发器状态不变;

CP=0时，主触发器被封死，触发器状态保持。

CP由1变0时，从触发器被打开，主触发器状态传给从触发器，触发器状态翻转。工作特点：F主、F从轮流工作。CPSRQnQn+1×××0000101001011111×01010101Qn0111001*1*综合上述分析，主从触发器一个CP只能翻转一次。主从RS触发器的特性表*CP回到低电平后输出状态不定！下降沿翻转a.主从RS触发器的逻辑符号:Q1RQ1SC1CPQQQQ1R1SC1CP1122RSR、S不相等时QQ1R1SC1RSCP

主从RS触发器只在时钟跳变沿翻转，即一个时钟脉冲只翻转一次，所以克服了空翻问题。

与同步RS触发器一样仍存在约束条件问题。

为了克服约束条件问题，又引出了主从JK触发器。关于主从JK触发器，稍后再介绍。b.动作特点：

但由于其主触发器和从触发器仍是同步RS触发器，在CP=1期间，Q’和Q’的状态仍随R、S的变化而改变。故它还不属真正的边沿触发器。QCPSRQ例.

在主从RS触发器的电路中,若CP、S和R的电压波形如图所示，试画出Q和Q端的电压波形。设Q的初始状态为0。RS触发器的电路结构演变过程由两个与非门构成基本R－S触发器由四个与非门构成同步R－S触发器由九个与非门构成主从R－S触发器公共结构让其接受时钟控制克服空翻6.4.2主从JK触发器

为了克服主从RS触发器的约束条件问题，只需将其输出端Q和Q分别与其输入端R和S连接，并另引入两个输入端，分别叫J和K用以与RS触发器区别。这样就构成了主从JK触发器。R1

＝KQn.S1

＝JQn.R1=S1=0，Q保持；QQF主F从主从JK触发器的工作原理:(1)J＝K=0(2)J=K=1R1

＝KQn.S1

＝JQn.QQRSCCPQQQQRSCCP1122JKR1=Qn

，S1

＝Qn

，Q翻转：Qn+1＝Qn

，(3)J=0，K=11010F主F从R1=QnKS1=QnJ假设Qn=1=1=01010001结论：Qn+1=J＝0!Qn+1=J＝0，在CP从1变为0后出现。

称为“下降沿翻转”1QQRSCCPQQQQRSCCP1122JK(3)J=0，K=1，1010F主F从R1=QnKS1=QnJ并假设Qn=0=0=0000101结论：Qn+1=J＝0!QQRSCCPQQQQRSCCP1122JK010

同理可以证明：无论Qn是什么状态，只要J＝1且K＝0，则Qn+1=J=1！证明过程略去。阶段性小结：0110JKQn

Qn+1

结论：无论Qn是什么值，J=0，K=1时，Qn+1服从于J

！066结论：CP=1时，F主状态由J、K决定，F从状态不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。CP=0时，主触发器被封死，触发器状态保持不变。工作特点：F主、F从轮流工作。QQRSCCPQQQQRSCCP1122JKa.功能表：00Qn11Qn01

0

10

1

JKQn+1

b.特性方程：c.逻辑符号:主从JK触发器J、K不同，服从J保持计数QQ1K1JC1SDRDKJCPQQ1K1JC1SDRDKJCP上升沿翻转集成的主从

JK

触发器简介:与门输入JK主从触发器7472(带预置和清除端)J=J1J2J3,K=K1K2K3双JK触发器7476(带预置和清除端)双JK触发器7478(带预置端、共清除端、共时钟端)双JK主从触发器74107(带清除端)双JK主从触发器74111(带数据锁定)例1：画出主从JK触发器输出端波形图。JKQn+1

00Qn11Qn01

010

1CPJKQQQKJCSDRD注意：这里J、K在CP=1期间没有变化。例2：讨论Q1、Q2

的输出波形CP假设初始状态Qn=0Q1Q2看懂逻辑符号；熟练使用功能表。JKCPQ1JKCPQ271练习：画出下图所示各电路中输出端的波形图（初始状态为0）：CP123456ACP123456ABQ1JQ2输出没有回送到输入端，不妨也称其为“开环”。Q1JKACPJKQ2CPAB=1例4：画出下图所示电路中各输出端的波形图：CP123456AJ1K1Q1ACPJ2K2Q2=1初始状态为00J1Q2Q1J2输出已经回送到输入端，那么就称其为“闭环”。三、主从触发器的动作特点CP下降沿到来时，F主的输出传递到F从，翻转完成。CPCP=1期间，主触发器接收输入端的信号主从触发器有两种结构：（1）Q和Q没有反馈到输入端，如主从RS触发器，及其由它派生出的各种触发器，其主触发器仍存在空翻问题。（2)Q和Q反馈到输入端，如主从JK触发器，及其由它派生出的D、T触发器等，存在一次变化问题。现象如下:CPD如：由主从JK触发器派生的D触发器：设Qn=0存在“一次变化”问题。Q实际为什么当cp下降沿到来时，Q（从触发器的状态）不按此刻输入信号的状态变化呢？一次变化问题QQQQRSC22cdabCPCPDQ,Q,F从F主解释如下:CPDQ,110101001011设Qn=0保持跟随D端初始状态00Q实际110保持保持注意图中反馈线已将b门封死。QQQQRSC22cdabCPCPDQ,Q,F从F主归纳

产生上述输出结果的根本原因是：

主触发器是一个同步RS触发器，且有一对互补的交叉反馈信号加在输入端，在cp=1期间当输入信号变化时，其状态能且只能改变一次；

于是导致主触发器在CP=1期间，可能记忆一个错误的状态，等到CP下降沿到来时，Q状态跟随Q’的错误状态翻转。QQQQRSC22cdabCPCPDQ,Q,F从F主

只有在CP=1的全部时间里输入始终保持不变的条件下，用CP下降沿到来时的输入状态决定触发器的次态才肯定是对的。否则，必须考虑CP=1期间输入端状态的全部变化过程，才能确定CP下降沿到来时触发器的次态。结论

因此，在CP＝1期间，一般不允许J、K发生变化，于是设法通过改变电路结构而取消这一限制。在使用主从结构触发器时必须注意：

主从J－K触发器小结1.熟练掌握JK触发器逻辑符号的全部含义。2.熟练掌握并正确运用JK触发器的功能表、特性方程。QQKJCSDRDQQKJCSDRD3.主从JK触发器没有空翻、约束条件问题，但存在“一次变化”问题。例.

在主从JK触发器电路中,已知CP、J、K的电压波形如图所示，试画出与之对应的输出电压波形。设触发器初态为0。第一个CP高电平期间输入始终为J=1，K=0。第二个CP高电平期间K端状态发生过变化,因而不能简单地以CP下降沿到达时J、K的状态来决定触发器的次态。JKQCP1234CP下降沿到来之前，J=0，K=1，主触发器被置0，所以虽然CP下降沿来时，J=K=0，从触发器仍按主触发器的状态被置0。第三个CP下降沿来时，J=0，K=1，按功能表应有Qn+1=0；所以CP下降沿到达后，从触发器按主触发器的状态被置1。0101111100保持但CP高电平期间出现J=K=1，且触发器状态为0，故CP下降沿到来之前主触发器被置1。Qn=0时，主触发器只能接受置1信号，Qn=1时，主触发器只能接受置0信号。其结果是在CP=1期间，主触发器只有可能翻转一次，一旦翻转了就不会翻回原来的状态。即一次变化现象。QQRSCCPQQQQRSCCP1122JKF主F从逻辑符号：CPJKQnQn+1×××

0000101001011111×01010101Qn011100101J1KC1QJCPK＞Qn10Qn特性表6.4.3边沿触发型JK触发器

JK触发器的特性方程：Qn+1=JQn+KQnQnJK000111100100011011Qn+1JK触发器的状态转换图:QJK0110、1101、110XX0边沿触发型JK触发器

边沿触发型JK触发器

边沿触发型JK触发器

856.5

触发器的逻辑功能分类及相互间的转换一、分类1.RS触发器：在CP脉冲操作下，根据R、S情况的不同，凡是具有置0、置1和保持功能的电路，都叫RS触发器。2.D触发器：在CP操作下，根据D的不同，凡是具有置1、置0功能的电路，都称为D触发器。3.JK触发器：在CP操作下，根据J、K的不同，凡是具有置1、置0、翻转、保持功能的电路，都称为JK触发器。86触发器的逻辑功能分类4.T触发器：在CP操作下，根据T的不同，凡是具有保持和翻转功能的电路，都称为T触发器。T触发器特性表：TQnQn+100110101011001T=0T=0Qn+1=QnQn+1=QnT触发器状态转换图:T=1T=1逻辑符号:T触发器的特性方程：C1QT1NCP87触发器的逻辑功能分类5.T′触发器：在CP操作下，只具有翻转功能的电路称为T′触发器。T′触发器特性表：T′触发器的特性方程：6.5.1D触发器向其它触发器转换

1．D触发器转换成JK触发器仍为上升沿触发翻转特性方程对比法：由此可知：

◆

实现触发器之间的相互转换的关键

是设计一个转换电路，然后求出该转换电路输出端的逻辑表达式，即需要转换的触发器的驱动方程。◆

转换电路的输入信号是转换后触发器的输入信号和Q、Q

信号，而输出信号则为需要转换的触发器

的输入。

◆

转换前后触发方式不变。3.D触发器转换成T、T＇触发器6.5.2JK触发器转换为D触发器

特性方程对比法：JK转换成D触发器：JK：Qn+1=JQn+KQnD：Qn+1=D=D（Qn+Qn)=DQn+DQn，对比得到：K=D，J=D仍为下降沿触发翻转91

将JK触发器转换为T

触发器T

CQJKSDRDQT触发器状态表T

Qn+1

01QnQn(保持功能)(计数功能)J

K

Qn+1

00Qn

010

101

11Qn

JK触发器状态表当J=K时，两触发器状态相同仍为下降沿触发翻转92练习：JK触发器转换成T´触发器CQKJ1CPJ=K=12023/2/493湘潭大学信息工程学院矩形脉冲波常作为时钟信号。波形的好坏直接关系到电路能否正常工作。为了定量描述矩形脉冲波，通常采用如图所示参数。

trtf0.1Vm0.5Vm0.9VmTWVmT脉冲波形参数6.6基于触发器的滤波电路设计1.脉冲参数和信号频率概念2023/2/494脉冲周期T——周期性重复的脉冲序列中，相邻两个脉冲间的时间间隔。脉冲频率f——频率f表示单位时间内脉冲重复的次数，脉冲幅度Vm——脉冲波形的电压最大变化幅度。频率与周期的关系是倒数关系：F=1/T2023/2/495湘潭大学信息工程学院

脉冲宽度Tw——从脉冲波形上升沿上升到0.5Vm起到下降沿下降到0.5Vm止的时间。上升时间tr——脉冲波形的上升沿从0.1Vm上升到0.9Vm所需时间。下降时间tf——脉冲波形的下降沿从0.9Vm下降到0.1Vm所需时间。占空比q——脉冲宽度Tw与脉冲周期T之比即

trtf0.1Vm0.5Vm0.9VmTWVmT脉冲波形参数2.去抖动电路设计3.时序仿真

时序仿真6.7延时电路的设计与测试

1.设计一个库元件2.设计顶层电路

3.时序仿真

时序仿真6.8含触发器的PLD结构6.8.1通用可编程逻辑器件GAL不可编程或阵列可编程与阵列I2I0I1O2O0O1可编程输出逻辑宏单元（OLMC）

2.GAL16V8的电路结构及工作原理普通型GAL器件GAL16V8含有：

8个输入缓冲器

8个输出缓冲器

8个反馈／输入缓冲器

8个输出逻辑宏单元与门阵列(与门阵列由8×8个与门组成，共形成64个乘积项，每个与门有32个输入端)

GAL16V8的逻辑电路图如下页所示：OLMCOLMCOLMCOLMC…………123456789191817161514131211GAL16V8逻辑图OLMC逻辑结构图CKOE来自与阵列PTMUX011110010010-11-0-10-001MUXFMMUUXXOSTQQDG1CKOEG2AC0AC0AC1(n)AC1(m)I/O(n)AC1(n)Vcc来自邻级输出（m）反馈XOR(n)幻灯片11幻灯片8SYN：同步控制字1位，八个输出逻辑宏单元共用；AC0：结构控制字1位，八个输出逻辑宏单元共用；AC1(n)：结构控制字8位，每个输出逻辑宏单元一个；XOR(n)：极性控制字8位，每个输出逻辑宏单元一个；PT：乘积项禁止控制字64位，每个与门一个。GAL16V8的结构控制字

PT(乘积项)禁止位32位XOR(n)4位AC01位结构控制AC1(n)8位SYN1位XOR(n)4位PT(乘积项)禁止位32位PT63PT31PT32PT082位121314151617181912······19结构控制字及其功能：（1）同步位SYN

确定GAL器件的输出模式：当SYN=0

时，器件具有寄存器型输出能力；当SYN=1

时，器件具有纯组合型输出能力。（2）结构控制位AC0

这一位对于8个OLMC是公共的，它与OLMC各自的AC1(n)配合，控制各个多路开关。（3）结构控制位AC1(n)

共有8位，每个OLMC(n)有单独的AC1(n)。对GAL16V8来说，n为12~19。（4）极性控制位XOR(n)

用于控制输出信号的极性。当XOR(n)=0时，输出信号低有效；当XOR(n)=1时，输出信号高有效。（5）乘积项禁止位PT

共64位，分别控制与门阵列中的64个乘积项，以便屏蔽某些不用的乘积项。高有效

01011脚为CK，11为OE低有效寄存器型输出

0100高有效

01111脚为CK，11为OE，至少另有一个OLMC是寄存器型输出低有效寄存器型组合输出

0110高有效

11111脚和11为数据输入，三态门的选通信号是第一乘积项低有效选通组合输出

1110高有效

10011脚和11为数据输入，三态门总是选通低有效专用组合输出

10001脚和11为数据输入，三态门禁止∕专用输入模式

101∕备注输出极性配置功能SYNAC0AC1(n)XOR(n)OLMC的配置控制幻灯片11幻灯片15幻灯片5

通用阵列逻辑（GAL）GAL的3种工作模式GAL器件寄存器模式复合模式简单模式返回

OLMC中除了包含或门阵列和D触发器之外，还有了4个多路选择器（MUX），其中4选1TSMUX用来选择输出方式和输出极性，2选1OMUX用来选择输出信号，4选1FMUX用来选择反馈信号。

寄存器型输出010功能AC1(n)AC0SYN低有效高有效01输出极性XOR(n)此时，引脚1为CK，引脚11为OE来自与阵列CKCKOEOEI/O(n)XOR(n)来自邻级输出(m)NC反馈OLMC(n)DQQNC寄存器输出结构

1．寄存器模式寄存器型组合输出110功能AC1(n)AC0SYN低有效高有效01输出极性XOR(n)此时，CK和OE无任何逻辑功能

注意：

AC0、AC1（n）决定这一级OLMC为组合输出，此时GAL器件中至少有一个OLMC是寄存器输出。来自与阵列CKCKOEOEI/O(n)来自邻级输出(m)NC反馈OLMC(n)XOR(n)寄存器模式组合输出双向口结构

选通组合输出111功能AC1(n)AC0SYN低有效高有效01输出极性XOR(n)引脚13~18可配制此结构来自与阵列CKCKOEOEI/O(n)来自邻级输出(m)NCNCNCNCNC反馈OLMC(n)XOR(n)引脚1和11为数据输入端，选通信号为第一乘积项幻灯片15幻灯片5组合输出双向口结构2．复合模式复合模式专用输入模式101功能AC1(m)AC0SYN引脚1和11为数据输入端，三态门禁止CKCKOEOEI/O(n)来自邻级输出(m)NCNCNCNC反馈OLMC(n)NC反馈输入结构3．简单模式简单模式

现在应用最广泛的可编程逻辑器件PLD主要是复杂可编程逻辑器件CPLD（ComplexProgrammableLogicDevice）现场可编程门阵列FPGA（FieldProgrammableGateArray）可擦除可编程逻辑器件EPLD（ErasableProgrammableLogicDevice）。6.8.2复杂可编程逻辑器件

PAL只能一次编程，而GAL采用E2CMOS工艺可重复编程，编程次数达百次以上，甚至达上万次，因而GAL比PAL获得更加广泛的应用。GAL器件的主要缺点是密度还不够大，引脚也不够多，在进行大系统设计时采用EPLD、CPLD或FPGA效果更好。

目前主要的半导体器件公司(如Xilinx、Altera、Lattice和AMD等公司)在各自的高密度PLD产品中都有着自己的特点，但总体结构大致相同。大多数EPLD和CPLD器件中至少包含了三种结构：可编程逻辑宏单元，可编程I/O单元和可编程内部连线。

Altera公司的MAX7000系列器件其基本结构包括:逻辑阵列块（LAB）逻辑宏单元扩展乘积项（共享和并联）可编程连线阵列（PIA）I/O控制块MAX7000器件基本结构1.逻辑阵列块（LAB）每个LAB由16个宏单元阵列组成，多个LAB通过可编程连线阵列（PIA）和全局总线连接在一起，全局总线由所有的专用输入、I/O引脚和宏单元馈入信号。每个LAB包括以下输入信号：①来自PIA的36个通用逻辑输入信号；②用于辅助寄存器功能的全局控制信号；③从I/O引脚到寄存器的直接输入信号。2.逻辑宏单元器件的宏单元可以单独配置成时序逻辑或者组合逻辑工作方式，EPLD的宏单元同I/O引脚做在一起，称为输出逻辑宏单元，一般CPLD的宏单元在内部，称为内部逻辑宏单元。EPLD与CPLD除了高密度以外，许多优点都体现在逻辑宏单元上。每个宏单元由三个功能块组成：逻辑与阵列乘积项选择矩阵可编程寄存器MAX7000系列的宏单元36个来自PIA的信号16个扩展乘积项······乘积项选择矩阵······共享扩展项清除选择全局清除全局时钟VCC时钟/使能选择CLRNENAPRND/TQ去I/O控制块去PIA2来自I/O引脚快速输入选择可编程寄存器寄存器旁路逻辑阵列并联扩展项（来自其它宏单元）6.8.2复杂可编程逻辑器件

逻辑与阵列用来实现组合逻辑，它为每个宏单元提供五个乘积项。

乘积项选择矩阵把这些乘积项分配到或门和异或门来作为基本逻辑输入，以实现组合逻辑功能，或者把这些乘积项作为宏单元的辅助输入来实现寄存器清除、预置、时钟和时钟使能等控制功能。

两种扩展乘积项可用来补充宏单元的逻辑资源：①共享