微机原理与接口技术第二章 8086系统结构

国脉信息学院微机原理及接口技术

第二章8086系统结构第二章8086系统结构工艺集成度数据处理位数据线地址线寻址空间Intel8086HMOS片内含29000晶体管16内16201MB外16Intel8088HMOS16内16201MB外8

Intel8088：准16位微处理器。IBMPC/XT的CPU。第二章8086系统结构2.18086CPU结构2.28088/8086的引脚及功能2.38086存储器的组织2.48086的系统配置2.58086CPU时序2.18086CPU结构一、8086CPU的内部结构二、8088/8086的寄存器结构一、8086CPU的内部结构

属第三代微处理器运算能力：数据总线：DB－16bit（8086）/8bit（8088）

地址总线：AB－20bit

内存寻址能力220＝1MB组成：16位段寄存器，指令指针，20位地址加法器，总线控制逻辑，6字节指令队列。

*当指令队列有2个或2个以上的字节空余时，BIU自动将指令取到指令队列中。若遇到转移指令等，则将指令队列清空，BIU重新取新地址中的指令代码，送入指令队列。*指令指针IP由BIU自动修改，IP总是指向下一条将要执行指令的地址。一、8086CPU的内部结构(续)1.总线接口部件BIU工作过程：CS×16+IP20位物理地址送往地址总线控制逻辑发送读有效信号 取指令送指令队列2.指令执行部件EU（ExectionUnit)

组成：通用寄存器，标志寄存器，ALU，EU控制系统等。作用：负责指令的执行，完成指令的操作。工作过程：从队列中取得指令，进行译码，根据指令要求向EU内部各部件发出控制命令，完成执行指令的功能。若执行指令需要访问存储器或I/O端口，则EU将操作数的偏移地址送给BIU，由BIU取得操作数送给EU。一、8086CPU的内部结构(续)3.8086CPU结构的特点：

减少了CPU为取指令而等待的时间，提高了CPU的运行速度。一、8086CPU的内部结构(续)二、8088/8086的寄存器结构1.通用寄存器组3.2个控制寄存器4.4个段寄存器8088/8086有14个16位寄存器2.指针/变址寄存器AHDHCLCHBLBHALDLAXBXCXDX*4个16位的数据寄存器（AX，BX，CX，DX）寄存器既可存放数据，也可存放地址。1.通用寄存器组*既可作为16位寄存器也可作为8位寄存器。（例：AH，AL）8bit寄存器只能存放数据。*各寄存器隐含用法*通用性强，对任何指令都具有相同的功能二、8088/8086的寄存器结构(续)2.指针及变址寄存器（SP，BP，SI，DI）*BP，SP寄存器称为指针寄存器，与SS联用。*DI，SI寄存器称为变址寄存器，与DS联用，在串指令中，SI，DI均为隐含寻址，此时，SI与DS联用，DI与ES联用。二、8088/8086的寄存器结构(续)3.指令指针和状态寄存器（1）

指令指针IP

是一个16位的专用寄存器。当BIU从内存中取出一条指令，自动修改IP，始终指向下一条将要执行的指令在现行代码段中的偏移量。8086/8088中的某些指令执行后会改变IP的内容，但用户不能编写指令直接改变IP的内容。*IP是指令地址在代码段内的偏移量（又称偏移地址），IP要与CS配合构成共同物理地址。（2）状态（标志）寄存器PSW

PSW是一个16位的专用寄存器（6位状态位，3位控制位）存放运算结果的特征。二、8088/8086的寄存器结构(续)CF（进位标志）：当运算结果的最高位（D7/D15）出现进位（借位）时，CF=1；PF（奇偶校验标志）：当运算结果中“1”的个数为偶数时，PF=1；AF（辅助进位标志）：当结果的D3向D4（低位字节）出现进位（借位）时，AF=1；ZF（零标志）：当运算结果为零时，ZF=1；SF（符号标志）：当运算结果的最高位D7/D15为1时，SF=1；OF（溢出标志）：当运算结果超过机器所能表示的范围时，OF=1；D0D2D4D6D15D11D8（2）状态（标志）寄存器PSW二、8088/8086的寄存器结构(续)DF（方向标志）：在字符串操作时，决定操作数地址调整的方向，DF=1，为递减；IF（中断允许标志）：IF=1，允许CPU响应外部的可屏蔽中断；TF（陷阱标志）：当TF=1，CPU每执行一条指令便自动产生一个内部中断，在中断服务程序中可检查指令执行情况。D0D2D4D6D15D11D8（2）状态（标志）寄存器PSW(续)二、8088/8086的寄存器结构(续)4.段寄存器*CS（代码段寄存器）指向当前的代码段，指令由此段取出；*SS（堆栈段寄存器）指向当前的堆栈段，栈操作的对象是该段存储单元的内容；

8086/8088按信息存储的不同性质分为四类，分别由四个段寄存器存放该段的首地址，或称为段地址。二、8088/8086的寄存器结构(续)*DS（数据段寄存器）指向当前的数据段，该段中存放程序的操作数；*ES（附加段寄存器）指向当前的附加段，主要用于字符串数据的存放，也可以用于一般数据的存放。4.段寄存器二、8088/8086的寄存器结构(续)第二章8086系统结构2.18086CPU结构2.28088/8086的引脚及功能2.38086存储器的组织2.48086的系统配置2.58086CPU时序2.28088/8086的引脚及功能8086最小模式下的引脚定义8086最大模式下的引脚定义一、8086最小模式下的引脚定义8086/8088微处理器:40条引线双列直插(DIP)封装。

8086/8088微处理器引线是对外前端总线及专用信号引线。

8086/8088微处理器引线，在逻辑上可分为3类：地址总线信号、数据总线信号、控制总线信号。还有一些专用信号：电源、地、时钟。

8086/8088采用引线分时复用技术，一条引线不同时间代表不同信号,解决引线不够问题。一、8086最小模式下的引脚定义（续）1.基本（共用）引脚信号

AD7～AD0（I/O,三态）：地址/数据分时复用引脚。

A8～A15（O,三态）：地址引脚。

A19/S6～A16/S3（O,三态）：地址/状态分时复用引脚。BHE#/S7（O,三态）:高字节允许/状态复用引脚NMI（In）：非屏蔽中断请求线，上升边触发。

INTR(In)：可屏蔽中断请求线，高电平有效

RD#(O,三态)：读选通信号，低电平有效

CLK(In):时钟信号，处理器基本定时脉冲.

RESET(In):复位信号，高电平有效。

READY(In)：准备好信号，高电平有效。处理器与存储器及I/O接口速度同步的控制信号

WR#(O,三态)：写选通信号，低电平有效

一、8086最小模式下的引脚定义（续）

TEST#(In):测试信号，低电平有效。处理器执行

WAIT指令的控制信号。

MN/MX#(In):最大/最小工作模式选择信号。硬件设计者用来决定8086工作模式，

MN/MX#=18086为最小模式，

MN/MX#=08086为最大模式。

Vcc

GND(In):处理器的电源引脚一、8086最小模式下的引脚定义（续）2最小模式下的有关控制信号INTA#(O):最小模式下的中断响应信号。ALE(O):地址锁存允许信号DEN#(O,三态)：数据总线缓冲器允许信号DT/R#(O,三态)：数据总线缓冲器方向控制信号。M/IO#(O,三态)：存储器或I/O接口选择信号WR#(O,三态)：写命令信号HOLD(In):总线请求信号HLDA(O):总线请求响应信号SS0#:状态输出线总线状态一、8086最小模式下的引脚定义（续）最大模式下的有关控制信号QS1、QS0(O):指令队列状态信号。表明8086当前指令队列的状态。S2#,S1#,S0#(O,三态):最大模式总线周期状态信号。作为总线控制器8288的输入信号，8288输出各种控制信号。LOCK#(O,三态):总线封锁信号。信号有效时不允许其他主控部件占用总线RQ#/GT#0,RQ#/GT#1(I/O):最大模式总线请求/总线响应信号，每条引线作为输入时是总线请求RQ信号，每条引线作为输出时是总线请求响应GT信号。二、8086最大模式下的引脚定义二、8086最大模式下的引脚定义（续）最大/最小工作模式区别最小NM/MX#=1单处理器直接形成CB最大NM/MX#=0多处理器由8288形成CB三、8088/8086的区别8088为准16位机S4、S3的组合所代表的正在使用的寄存器S4S3当前正在使用的寄存器00ES01SS10CS或未使用任何段寄存器11DSS5：=1，CPU可响应可屏蔽中断请求；

=0，CPU禁止一切可屏蔽中断请求。S6：恒等于零。S3-S48088总线操作IO/MDT/RSS0操作100发中断响应信号101读I/O端口110写I/O端口111暂停000取指令001读内存010写内存011无操作S2#,S1#,S0#QS1QS0性能00无操作01第一字节码10队列空11非第一字节码QS1、QS0第二章8086系统结构2.18086CPU结构2.28088/8086的引脚及功能

2.38086存储器的组织2.48086的系统配置2.58086CPU时序2.38086存储器组织一、存储器地址的分段二、8086存储器的分体结构一、存储器地址的分段(续)矛盾：存储器地址空间1MB，20bit地址线；内部各寄存器和数据总线均为16bit。1.存储器地址的分段解决方法：将整个存储器分为若干个逻辑段，每段内地址16bit，即最多地址空间64KB。允许各逻辑段在整个存储空间浮动。00000H逻辑段2<=64KB逻辑段1起点逻辑段2起点逻辑段3起点逻辑段4起点FFFFFH逻辑段1<=64KB逻辑段4<=64KB逻辑段3<=64KB

每个段的首地址称为“段基值”，“段基值”必须能被16整除（XXXX0H）。程序执行前，分别对相应的段寄存器CS，DS，SS，ES置“段基值”，若程序长度大于64KB，则可通过对CS送新的“段基值”将程序转移到新段中。1.存储器地址的分段一、存储器地址的分段(续)逻辑地址：允许在程序中编排的地址；2.20位物理地址的形成物理地址：信息在存储器中实际存放的地址；对给定的任一存储单元，有两部分逻辑地址：段基址（段地址）——由CS，DS，SS，ES决定段内偏移量（段内有效地址）——（该单元相对于段基址的距离）段地址

0000段内有效地址+0000

物理地址(20bit)16bit16bit20bit一、存储器地址的分段(续)例如:8086复位后物理地址的形成：物理地址=段基址*16+段内偏移地址

PC启动地址=CS*16+IP=FFFF0H+0000H=FFFF0H一、存储器地址的分段(续)3.逻辑地址的来源；操作类型隐含段地址替换段地址偏移地址取指令CS无IP

堆栈操作SS无SPBP间址SSCS、DS、ESEA存/取操作数DSCS、SS、ESEA源字符串DSCS、SS、ESSI目的字符串ES无DIEA---有效地址，一、存储器地址的分段(续)1.问题的提出：

二、8086存储器的分体结构

8位机（MCS-51、8088）的存储器地址空间和数据存储格式以字节(8bit)为单位组织存储器地址空间，访问一次存储器，获得一个字节的数据。而8086CPU的数据总线为16位，CPU除了可以对一个字节寻址外，还必须能进行一个字的读写。即：如何组织数据存储格式使CPU访问一次存储器，获得一个字的数据。硬件条件：（1）将1M的存储空间分成两个存储体：偶地址和奇地址存储体（2）将数据总线的低8位与偶地址存储体数据线相连，数据总线的高8位与奇地址存储体数据线相连。（3）用地址线A0和BHE信号选择存储体00000000010000200004FFFFEFFFFF0000300005512K*8bitA0=0512K*8bitA0=1D0D7D8D15二、8086存储器的分体结构(续)BHEA0操作总线使用情况

00从偶地址开始读/写一个字AD15--AD001从奇地址开始读/写一个字节AD15--AD810从偶地址开始读/写一个字节AD7--AD011无效

二、8086存储器的分体结构(续)14230H1422FH1422EH1422DH字(16bit)数据地址1422EH低位在低地址，高位在高地址H(高8bit)L(低8bit)字节地址字节地址存储器二个连续字节组成一个字，一个字中的每一个字节都有各自的字节地址。存入时以低位字节在低地址，高位字节在高地址的次序存放，字单元的地址以低位地址表示。若要求8086在一个总线周期访问一个整字（16位）时，则该字的地址为偶地址（“对准好”的字）。如果则该字的地址为奇地址（“未对准好”的字），则8086要用两个连续的总线周期访问一个整字，每个周期访问一个字节。数据存放格式条件：二、8086存储器的分体结构(续)堆栈是利用RAM区中某一指定区域(由用户规定)，用来暂存数据或地址的存储区。堆栈段是由段定义语句在内存中定义的一个段，段基址由SS指定。堆栈存取数据的原则是“先进后出”，存取数据的方法是压入(PUSH)和弹出(POP)。三、堆栈的概念堆栈区的栈底是固定的最高地址，其栈顶根据堆栈数据的压入或取出的变化不断改变。栈顶是堆栈区的最低地址，用堆栈指针SP指示。

每执行一条PUSH指令，SP＝(SP)－2，向堆栈压入16bit数据。

每执行一条POP指令，从堆栈弹出16bit数据，SP＝(SP)＋2。三、堆栈的概念(续)00FAH00FBH00FCH00FDH00FEH00FFH0100H36H95H2、(SP)-2→SP(AH)→00FFH

(AL)→00FEH(SP)=00FEH(AX)=9536H(BX)=0475H(AX)=0475H(BX)=9536H1、MOVSP，0100H2、PUSHAX3、PUSHBX4、POPAX5、POPBX例：执行压栈和出栈的过程75H04H3、(SP)-2→SP(BH)→00FDH

(BL)→00FCH

(SP)=00FCH1、设栈底(SP)=0100H4、(00FCH)→AL(00FDH)→AH(SP)+2→SP(SP)=00FEH

75H04H5、(00FEH)→BL(00FFH)→BH(SP)+2→SP(SP)=0100H36H95H三、堆栈的概念(续)第二章8086系统结构2.18086CPU结构2.28088/8086的引脚及功能2.38086存储器的组织2.48086的系统配置

2.58086CPU时序2.48086的系统配置

一、最小模式系统二、最大模式三、8088的引脚与8086的不同之处特点：系统中存储器芯片，I/O芯片不多；地址总线由AD0~AD15，A16/S3~A19/S6通过8282锁存器构成；数据总线直接由AD0~AD15构成（也可加总线驱动8286）；控制总线由CPU的控制线提供，构成一小型、单处理机系统。一、最小模式系统

8086CPU是16位处理器，采用40引脚的DIP封装。40条引脚信号按功能可分为4部分：地址总线，数据总线，控制总线以及其他（时钟、电源）。一、最小模式系统（MN/MX引脚接+5V电源）

82848282存储器8286I/O接口VccVccCLKMN/MXRDWRIO/MALEA16-A19AD0-AD15DT/RDENINTAINTRREADYRESET8086CPUSTBTOE数据总线地址总线OE8088最小组态系统配置图时钟发生器BHEBHE在最小模式系统中，还需加入：1片8284A3片8282/82832片8286/8287一、最小模式系统(续)系统控制信号由总线控制器8288提供，用于多处理机和协处理机结构中。最大模式（组态）系统（MN/MX引脚接地）8288为总线控制器，输入8086的总线状态信号，输出总线命令和控制信号。8089为总线裁决器，用于裁决哪个处理器拥有对总线的使用权。二、最大模式8086最大组态系统配置图二、最大模式(续)状态线S2、S1、S0的编码S2S1S0性能000中断响应001读I/O端口010写I/O端口011暂停Halt100取指101读存储器110写存储器111无源二、最大模式(续)共用信号线三、8088的引脚与8086的不同*8088的指令队列长度为4个字节，队列中出现1个空闲字节时，BIU自动访问存储器取指补充指令队列；*8088的地址/数据复用线为8条，即AD7~AD0，访问1个字需两个读写周期；*8088中的存储器/IO控制线为IO/M，与8086相反；*8086的引脚BHE/S7在8088中为SS0，与DT/R、IO/M一起决定最小模式中的总线周期操作。第二章8086系统结构2.18086CPU结构2.28088/8086的引脚及功能2.38086存储器的组织2.48086的系统配置

2.58086CPU时序2.58086CPU时序指令周期、总线周期、时钟周期二.几种基本时序

时钟周期、总线周期和指令周期

每两个时钟脉冲上升（下降）沿之间的时间间隔称为T状态，也称为时钟周期（ClockCycle）TCPU从存储器或输入/输出端口，存取一个字节所要花费的时间称为一个总线周期（BusCycle）执行一条指令所需要的时间称为指令周期（InstructionCycle）

一.指令周期、总线周期、时钟周期

一个总线周期一般由四个T组成。T1：输出地址；T2、T3：传送数据。若存储器或外设速度慢，可插入等待周期Tw。

若一个总线周期后不执行下一个总线周期，即总线上无数据传输操作，系统总线处于空闲状态，此时执行空闲周期。T1T2T3TwTwT4T1T2T4总线周期一.指令周期、总线周期、时钟周期(续)二.几种基本时序1.读总线周期地址A19---A0M/IO：在整个读周期有效，

1=I/O读，0=M读；ALE：T1期间出现正脉冲，下降沿锁存地址信息；RD：

在T2-T3期间有效；DT/R：在整个总线周期为低电平，表示读周期；DEN：在T2-T3期间为低电平，表示数据有效。存储器读时序2、T1上升沿AL