平板显示技术C3 TFTLCD Design

平板显示技术

FlatPanelDisplayTechnologyRBGTFTSourceGateDrainGateline(Scanline)Sourceline(Dataline)第3章TFT-LCD液晶显示TFT-LCDINTRODUCTIONTFTLCD主要组成及关键技术TFTLCD驱动技术TFTLCD设计

象素设计＝＝阵列DESIGN==制程设计BACKLIGHTDESIGN

TFTLCD模块设计液晶显示最新发展(器件结构、驱动方式等）补充资料：TFT-LCD模块构装5TFTLCDModuleTFT-LCDDesign工作原理TFTLCD设计2象素设计PixelDesign3TFTArray设计4PanelDesign制程设计/Process1需求分析1需求分析根据产品需求确定主要设计参数实例分析Numberofcolors响应时间2象素设计PixelDesign2.1TFTPerformance2.2TFTdesignflow2.3TFTDesign2.4SignalDelay2.1TFTPerformanceTFTPerformanceinfluenceImagequality1)OncurrentSpeed,uniformity,brightness2)Offcurrent(Photo-leakagecurrent)Imagestorage,flicker3)Gate-drain(Source-drain)CapacitanceFlicker,residualimage4)VthUniformity5)StabilityTheoperationalcharacteristicsofaTFTaredeterminedbythesizesofitselectrodes,theW/Lratio,andtheoverlapbetweenthegateelectrodeandthesource-drain.MinimizingparasiticcapacitanceinTFTs

Theparasiticcapacitancesresultingfromtheoverlapofelectrodescannotbeavoidedin

staggeredTFTstructures,buttheparasiticeffectsmustbeminimizedtomaximizetheLCD'sperformance.Toreducetheoverlapbetweentheelectrodes,aself-alignprocessisoftenimplemented.等效电路及电光特性ITOelectrodeTFTCommonCommonGateLineCsCsCsonCommonDataLineSDGDataLineSApertureRatio=单一象素有效穿透面积/单一象素面积有效穿透面積当分辨率越高或是面板尺寸越小，即画素越来越小时。高开口率的设计是非常重要(亮度需求)。

2.2PixelDesignflow象素设计流程各種a-Si:HTFT之構造一般非晶矽TFT之構造以閘極在上或在下來區分,其中每種構造又依每層結構而有交錯型(staggered)構造和同平面型(coplanar)構造。DDDDSSSSGGGGa-Si:Ha-Si:Ha-Si:Ha-Si:H(a-Si:H)(SiNx)(n+a-Si:H)Drain像素充、放电过程(*)充电Charging(1)每条水平扫描线平均分配时间tLINE=(

Frametime)/水平扫描线数)实际充电时间t=tLINE

–信号延迟时间，因设计初始不知信号延迟时间，实际充电时间t可以用tLINE

的0.6~0.8倍估计象素总电容C=液晶电容CLC+储存电容CS

充电电压V=正极性最正电压–负极性最负电压所需充电电流I可利用公式Q(t)=It=CV设计

充电Charging(2)根据M.Shur等人所提供的经验式(参考资料1)为：Ion≧6CpixelVonNrow/Tframe

(1)其中Ion为TFT的开电流，

Cpixel为象素中所要充电的电容，

Von为所要对液晶充电的电压，

Nrow为水平扫描线数，

Tframe为画面更新的时间＝＝》当水平扫描线数增加(即显示分辨率增加)，或要充电的电容增加(例如画素面积增加)时，对TFT的开电流之需求也增加。当此电流不足时，即无法在TFT打开的时间内，将液晶充电至所要的电压。充电Charging(3)由简单的半导体组件物理可知，TFT的开电流如下式：Ion

=(W/L)µeffCins(Vgs-Vth)Vds

(2)其中：W和L各为TFT的信道宽度和长度，

µeff为等效电子移动率，

Cins为TFT的栅极电容，

Vth为TFT的截止电压，

除了Vd是液晶所要充电的电压以外，可利用其它参数的改变，来增加TFT的开电流，一般而言，以增加TFT的沟道宽度W最为方便直接。以上公式只是用以粗略估计所需电流，可以应用SPICE软件加以仔细仿真。

TFT的漏电流（1）

当打开TFT将电压写至液晶之后，即刻将TFT关闭，以将电荷保持在液晶电容上，所储存的电荷若有漏失，即会造成电压的改变，亦即∆Vpixel=∆Qpixel/Cpixel (3)直到新的电压再次写入之前，此电压的改变不可使影像的亮度变化超过一个灰阶。造成电荷漏失的原因，包括液晶本身和TFT的漏电流，若各以ILC和Ioff表示，则在直到新的电压再次写入之前所漏失的总电荷量可表示为：∆Qpixel=(ILC+Ioff)Tframe (4)因此，对漏电流也有一个经验式(参考资料1)：(ILC+Ioff)≦

CpixelVon/(TframeNgrayM) (5)其中Ngray为灰阶的数目，M为一经验值。

TFT的漏电流（2）

为了使施加在液晶上的电压变化量更小，可以使Cpixel变大，所以一般在液晶显示画素中，会加上一个储存电容，以减少漏电对电压变化的影响。当然，增加此储存电容，对TFT的开电流之要求亦随之增加。在液晶制造技术不断地改善之后，液晶之漏电ILC已可被减少至可以忽略，所以由方程式(1)和(5)相除，可得到对TFT开关电流比例之特性的要求如下式：Ion

/Ioff

≧6MNrowNgray

(6)＝＝＝》随着水平扫描线的数目和所显示的灰阶数目增加，对TFT开关电流比例之特性的要求也随之增加。

TFT的漏电流（3）－－实例说明如图所示TFT电流特性，假设扫描控制信号开电压设定为15V，而关电压设定为-2V，而其源极和漏极在0V至10V之间变动，则对不同情况下的TFT而言，开电压Vgs可能会在5V至15V之间变化，亦即，在最差的情况下，其Vgs仅为5V。相似地，关电压Vgs可能会在-12V至-2V之间变化。由图中可知，最大的漏电情况，可能发生在Vgs为-12V时，大于1pA。

电容耦合(Coupling)(1)施加在液晶上的电压即为共电极和画素电极之间的电压差，当TFT关闭时，象素电极并未连接至任何电压源，而处在浮动(Floating)的状态，此时该画素电极的周围若有任何电压变动，此电压变动会透过寄生的电容，而偶合至画素电极，造成其电压的改变，因而影响施加在液晶上的电压。在象素电容C上储存的电荷Q守恒时，当栅极电压变化时，会经由TFT寄生电容Cgd影响象素电压，产生电容耦合值DV=(Vg,ON-Vg,OFF)x(Cgd/SC)其中SC=液晶电容CLC+储存电容CS+TFT寄生电容Cgd,液晶电容CLC

可为CLC,MAX

和CLC,MIN，故电容耦合值DV可为DVMIN

和DVMAX，二者相差D(DV)=DVMAX-DVMIN，此值为共电极补偿后液晶可能承受的直流成份

电容耦合(Coupling)(2)电容耦合(Coupling)(3)—实例列电极信号的变动，造成象素电极之电压的改变。当所设计之象素电极与列电极存在面积重叠时，即产生电容Cpd。列电极信号由于配合所显示的画面，会在0V至10V之间变动，此时象素电极之电压，会产生变动量：∆Vpixel=(0~10V)[Cpd

/(Cpd+Clc+Cs+Cpd’+Cpg’+Cpg+Cdgm)]

由上式可看出，此变动量随列电极电压不同而时大时小。为了降低此变动量的效应，唯有使其即使在最大的变动量下，亦不足以对所显示的亮度造成太大的影响，为达成此目的，一是使方程式(12)的分子部份变小，即减少Cpd，二是增加其分母部份，使总电容变大。但是在分母的各个电容Cpd’，Cpg’，Cpg，Cdgm中，所连接的不是列电极资料线，即是扫描控制线，在储存电荷的期间会有所改变，故不可增加该等电容；只有Clc和Cs所连接的电压源，在储存电荷的期间不会改变，才能利用增加电容的方式，加大分母而减变动量。

电容耦合(Coupling)(4)—实例2当要将TFT由打开的状态加以关闭时，扫描控制线会由15V降至-2V，因而产生变动量：∆Vpixel=(-17V)[(Cpg+Cdgm)

/(Cpd+Clc+Cs+Cpd’+Cpg’+Cpg+Cdgm)](13)即使所设计之画素电极与扫描控制线没有面积重叠，使Cpg为0，但如图所示，在TFT本身即有一寄生电容Cgdm，而造成电压变动∆Vpixel。液晶电容Clc也是一样，以TN型液晶为例，当液晶上所施加电压为0V时，所有液晶分子晶轴与电极平行，其介电常约为4；

而施加电压为+5V或-5V时，所有液晶分子晶轴与电极垂直，其介电常约为12。其电容值差别可高达三倍。

所以，即使扫描控制信号的变化是固定的，仍会因为在不同电压下有不同的电容，而造成变动量∆Vpixel本身也有一个变化的范围。故最后只有增加Cs一途。

增加储存电容Cs的面积，意谓着减少象素中可透光的开口部份，而使液晶显示器的发光效率降低。所以，TFT画素数组设计者的重点，即在决定最适当之储存电容Cs的面积。

CouplingandDCoffset(3)3阶驱动基本材料参数基本工艺参数设计规则(I)设计规则(II)2.3SignalDelay扫描线信号延迟(ScanDelay)

a.

金属电极电阻R=(电阻系数r/厚度tM)(宽度W/长度L)，其中(电阻系数r/厚度tM)为宽长比为1时的电阻值，故又称为片阻值R□，此R□值系由制程设定b.

绝缘层电容C=(电容系数e/厚度tINS)(电容面积A)，其中电容系数e为e0乘以该绝缘层的介电常数c.

由象素布局，可计算出每个象素扫描线上的等效电阻Rpxl与等效电容Cpxl，

其中Cpxl为连接至扫描线上的各个电容的总和(并联)，包括TFT的信道电容，TFT寄生电容Cgd，扫描线与数据线的跨线电容，扫描线与上板共电极之液晶容等等

扫描信号输入为一方波，经过一连串N级象素至扫描信号尾端B后，波形改变为指数放电形式：

VB=Vg,OFF－(Vg,OFF-Vg,ON)exp[-t/t]，其中t约等于N(N+1)*Rpxl*Cpxl/2信号延迟时间约为t的3~5倍，需符合充电时间中的假设

对信号末端的TFT而言，因扫描控制电压无法立即由关电压切换成开电压，实际上对液晶的充电时间，比在信号前端的TFT更短，可能无法将液晶电容充电至所需的电压。

因扫描控制电压无法立即由开电压切换成关电压，当其栅极与源极电压差大于截止电压时，例如扫描线信号由15V以近似指数的型式降至8V时，TFT仍是打开着的，此时电压变动量变成∆Vpixel=(-10V)[(Cpg+Cdgm)

/(Cpd+Clc+Cs+Cpd’+Cpg’+Cpg+Cdgm)](16)此式与由完美脉冲所推导得到之方程式(13)相比，相差了70%之多。此会在数组的左右二端，造成另一种变化范围∆Vpixel)，同样地会造成电压偏离和直流电压分量。所以，必须对制成信号线之金属的阻值加以设计，例如采用更低电阻的材料或增加宽度等等，以降低信号延迟的效应。

信号延迟的计算利用SPICE软件计算利用公式估算2.4TFTRequirements沟道宽度及存储电容的初步选择ITOElectrodeTFTGateLineDataLineCsCsITOelectrodeTFTCommonCommonGateLineDataLineCsCsCsonCommonA.R.61%CsonGateA.R.65%SDGGDSCs

设计方式设计中面临的问题Q1:为了增加开电流，而增加TFT的沟道宽度，会同时造成关电流和寄生电容Cgdm的增加。Q2:为了减少电压偶合效应而增加储存电容，会造成TFT开电流之充电能力不足，以及增加信号延迟效应。Q……………….因此，必须一次同时考量所有的设计条件才行。但是，要如何很快地得到一个完全符合考量的设计？很快地完成设计的布局呢？先利用初始设计程序来做个初步估计，以找出所要设计的产品之粗坯，并藉以了解到影响该设计的考量重点。＝》等到找到合理的粗坯设计之后，再利用SPICE等软件做详细仿真，将设计再精细化，以得到最大的开口率。最后再根据设计值，考量制造的误差容许空间和量测的方便性，来执行布局。

与所有设计考量关系最密切的二项设计值，一是储存电容的大小，二是TFT的信道宽度，其它设计值并非不重要，而是往往不会轻易改变，例如TFT的信道长度，会设定在制作能力的最小极限，以得到最大的开电流和最小的闸极负载电容。又例如栅极绝缘层或金属导线层的材料和厚度等，除非设计上真的面临无法过关的窘境，一般不会去做更动

3PixelArrayDesign光罩及基板布局4Paneldesign面板设计Panel等效电路在TFT阵列之外，加上如雷射修补线，ESD防护电路，配合测试方法之Shortingbar。另外，还要加入包括微影、量测等各种机台所需的对准键，压合、画框胶、上PI膜、银胶点、贴TAB等等所需的对位键，以及其它如测试键、版本编号等等。

ESD保护措施对于行扫描的等效电路行电极驱动对于列电极的等效电路列电极驱动对于公共电极的等效电路测试5ModuleDesign模块设计TFT-LCD模组构装技术TFTModule设计考虑(一)显示图像格式(ImageFormat)帧率(FrameRate)水平扫描时间TFT的ION/IOFF电流水平扫描线的RC时间常数灰度误差直流漂移TFTModule设计考虑(二)选择合适的驱动方式(CsonGateorCOM)选择合适的极性反转方式驱动IC(Scan&Source)的选取TFTLCDs模组界面选择TFT-LCD面板的驱动与设计H-SPICE指令介紹MOSFETM<名称>draingatesourcebody制程

宽带(W)长度(L)sourcegatedrainbodyH-SPICE指令介紹脉冲电源模式H-SPICE指令介紹面板设计模拟

(以SXGA为例)表3.4SXGA产品象素初始布局例计算等效电阻电容面板设计模拟

(以SXGA为例)首先计算象素内的RC效应利用表3.4所示计算等效电阻与等效电容扫描线RC效应

RSCAN=1.8592ΩCSCAN=275.17fFSCAN有1280条*3，所以：Total：RSCAN=7.139KΩCSCAN=1.056nF信号电极之RC效应RDATA=2.406ΩCDATA=113.35fFDATA有1024条，所以：Total：RSCAN=2.464KΩCSCAN=116.07pF面板设计模拟

(以SXGA为例)－－－扫描线等效电阻等效电容S1out1面板设计模拟

(以SXGA为例)面板设计模拟

(以SXGA为例))－－信号线等效电阻等效电容S2out2面板设计模拟

(以SXGA为例)面板设计模拟

(以SXGA为例)－－象素等效电路left1left2down1down2right2right1up2up1面板设计模拟

(以SXGA为例)d1v1023d2v1023s1023h1s1024h1d1v1024d2v1024s1023h2s1024h2d1v1d2v1s0h1s1h1d1v2d2v2s0h2s1h2d3839v1023d3840v1023s1023h3839s1024h3839d3839v1024d3840v1024s1023h3840s1024h3840d3839v1d3840v1s1h3839s1h3839d3839v2d3840v2s1h3840s1h3840Pixel1Pixel3Pixel2Pixel4