2023年VHDL必须掌握的知识点和相关例题整理

VHDL总复习之

必须要掌握的知识点和相关例题目录TOC＼ｏ"1-３"\ｈ\ｚ\ｕＨＹPERLINK\ｌ"_Toc"ＶHDＬ总复习之必须要掌握的知识点和相关例题 PAGEＲEＦ＿Tｏｃ\h1HYPEＲLＩNＫ\l"_Tｏc"1.ﻩVHDL语言的基本设计实体和完整的VHDＬ语言程序的结构ﻩPAＧEREF_Toc\h2HYＰERLINK\ｌ"＿Toc"2. 进程（PROCESＳ）语句的结构ﻩPAGEＲEF_Ｔoc＼h2HＹＰERLINK＼l＂_Ｔｏc"3.ﻩVHDL语言子程序的结构ﻩPAGERＥＦ_Tｏc＼h2ＨYPＥRLINK\l＂_Toｃ"（1)．ﻩ过程（Pｒoceduｒｅ） PAGEＲＥＦ_Toc\h2HYPEＲLＩＮK\l＂＿Toc"（2).ﻩ函数(Funｃtiｏn)ﻩＰＡGEＲEF_Ｔoc\h２HYPERＬINK\ｌ"_Toc＂4.ﻩ过程与函数的重要区别 PAGERＥF_Ｔoc＼h3ＨＹPＥＲＬINK6． VHDL语言中客体的概念及使用范围 PAGEＲEF_Toｃ\h3HＹPERLＩNK\l＂_Ｔoc"7.ﻩ信号和变量的区别及作用范围ﻩPAＧERＥF_Toｃ\ｈ３HＹＰＥＲLIＮK＼l"_Ｔoｃ"８. VHＤL语言的数据类型和运算操作 ＰAGEＲEF_Ｔoc\h4ＨYPERLＩNK9．ﻩVＨDL语言构造体的三种描述方式 PAGEREF＿Toc＼h4HYPERLINＫ＼l"_Toc"1０. CＯMＰONENT（元件)语句和ＣOＭPONENＴ—INSＴANT(元件例示）语句的功能和书写格式ﻩPAGERＥF_Ｔｏc＼h5HＹPＥRＬIＮＫ11．ﻩＶHDL语言的重要描述语句的功能、使用场合和语法格式ﻩPＡＧEＲEＦ_Toc\h5HＹＰERLＩNK1３.ﻩVHＤL语言的数值类属性描述ﻩＰAGEREF_Toc\h6HYＰＥRLＩNK＼l"_Tｏｃ"14. ＶHDL语言的信号属性函数 ＰAＧEREF_Toｃ\h７HYＰEＲＬIＮＫ\l＂_Ｔoc＂1５.ﻩ数值系统的定义方法,各种状态的含义ﻩPAGERＥF_Toc\ｈ７HYPＥRLＩNK17． 仿真Δ延时引入的因素和对并发语句仿真结果的影响 PAＧEREＦ_Tｏc\h８HYＰERLINK18. 逻辑综合的概念与重要环节ﻩPAGEＲEF_Toｃ＼h８HＹＰERLIＮK\l"＿Toc＂１9.ﻩ运用VHDL语言和FPＧA进行电路设计的重要环节 PＡＧＥREＦ_Toc\h8ﻬVHDL的全称以及运用VHＤＬ设计硬件电路所具有的特点ＶeｒyＨiｇhSｐeｅｄIntegratedＣｉrcuitＨardwareDｅscriptionLangｕａgｅ（超高速集成电路硬件描述语言)(1)设计文献齐全、方法灵活、支持广泛（2）

系统硬件描述能力强(3）

VHＤL语言可以与工艺无关编程（4)VHDL语言标准、规范、易于共享和复用ＶHDL语言的基本设计实体和完整的VHDL语言程序的结构一个ＶHDL语言的基本设计实体由实体说明和构造体两个部分构成；一个完整的VHDL语言程序包含5个部分:实体、构造体、配置、包集合(程序包)和库。进程(PROCＥSＳ)语句的结构重要特点：并发语句，由敏感信号量启动;内部的语句顺序执行,进程不能嵌套。VHＤＬ语言子程序的结构VHDＬ语言子程序有两种类型：过程、函数过程（Ｐｒoｃeduｒｅ）在程序包中定义的格式（用户自定义过程的设计方法)：PACKAＧＥ包集合名ISＰRＯCEDURE过程名（参数1，参数2,…)END包集合名；ＰACＫAＧEＢOＤＹ包集合名ISＰROＣEDＵＲE过程名（参数１,参数2,…）IS［定义语句]ＢＥGIN［顺序解决语句];END[过程名］;ＥNＤ包集合名;过程调用的方法:过程名（参数１,参数2,…)；过程调用语句属于并发语句。函数(Function）在程序包中定义的格式（用户自定义函数的设计方法）:ＰAＣＫAGE包集合名IＳＦUNＣTION函数名（参数1,参数2,…）REＴURN数据类型名END包集合名;PACKAGEBOＤＹ包集合名ISFＵＮCＴIOＮ函数名(参数1，参数２，…）RETUＲＮ数据类型名IＳ［（变量）定义语句]ＢＥGIN[顺序解决语句];ＲEＴUＲＮ[变量名];EＮD［函数名］；END包集合名;函数调用的方法:出现于语句的表达式中。过程与函数的重要区别函数只包具有输入参数,只有一个返回值;过程即包具有输入参数，也包含输出参数或输入输出参数，可以有多个返回值,这些返回值通过过程中定义的输出参数带回。进程和子程序中使用的语句进程中和子程序的所有语句按顺序执行,只能使用顺序描述语句。ＶＨDL语言中客体的概念及使用范围VＨDＬ语言中可以赋予一个值的对象称为客体;客体重要涉及三种：信号、常数、变量；信号和常数为全局量,变量为局部量。信号和变量的区别及作用范围信号和变量值的代入不仅形式不同，并且操作过程也不相同。变量的赋值使用赋值符“：=”,信号的代入使用代入符“:=”。变量的赋值在赋值语句执行时立即生效，信号的代入在代入语句执行时并不立即发生,代入语句的解决和实际的代入过程是分开进行的。实际的代入过程在进程（ＰROCESS)或子程序(SUBPROGRAM)语句执行完毕时发生，与代入语句的解决存在延时。变量是局部量,作用范围是进程和子程序;信号是全局量,作用范围是构造体、实体和程序包。例：ARＣHＩTECTUREbeｈaｖｅOＦｘｉnｈaoIＳ……………P1：ＰＲOCESＳ(A,B,C,Ｄ)BEＧINﻩD＜＝Ａ；Ｘ<=B+D;D＜=C;Y<=Ｂ+D;ENDPROCESS；－－－-－--－－－－－--－-－--－-－－-－-－ARＣHITＥCTＵREｂehaｖeＯFxｉnhao_biａnliangIS…………Ｐ２：ＰROCＥSS(A，Ｂ,C）ＶARIABLＥD:STD_LＯGIC＿VＥCTＯＲ(3DOWＮTO0);BEＧＩN D：=A；X＜＝Ｂ＋D;D:＝C;Y<=A+D;ENDPＲOCESS;P1的运营结果：X<=Ｂ＋C,Y<＝B＋ＣP２的运营结果:Ｘ＜=B+Ａ,Y<=B+ＣVHDＬ语言的数据类型和运算操作1)ＶHＤL语言具有十种标准的数据类型２)用户定义的数据类型涉及枚举类型、数组类型、记录类型等枚举数据类型的定义方法:TYPE数据类型名ＩS(元素，元素，…）３)VHDL语言共有4类运算操作：逻辑运算(Ｌogical)关系运算(Ｒｅlatｉonal)算术运算(Aｒｉthmetic)并置运算(Concaｔenatioｎ）VＨDＬ语言构造体的三种描述方式行为描述方式寄存器传输（数据流)描述方式结构化描述方式COMＰＯNＥNＴ（元件）语句和ＣOMPONENT—IＮＳＴANT(元件例示)语句的功能和书写格式元件语句是最基本的描述语句，在构造体中用来(说明)调用已设计好的逻辑描述模块[即元件（ＣOMPＯNENT)]；COMPONＥNＴ元件名GENERIＣ说明;PORＴ说明；ENＤCＯMＰＯＮENＴ；元件例示语句是在构造体的结构描述中不可缺少的一个基本语句，该语句将现成元件的端口信号映射成高层次设计电路中的信号，用来在构造体中产生一个现成元件的实例。标号名:元件名GENERICMAP（参数,参数,…）ＰORTＭAP(信号，信号，…）;VHDL语言的重要描述语句的功能、使用场合和语法格式（1)重要的并发语句•进程•信号代入语句•过程调用语句•块语句•元件例示语句(CｏmponentInstant)•生成语句(Genｅrａｔe）(2）重要的顺序语句•WAIT语句•信号代入语句•变量赋值语句•ＩF语句•CASE语句•循环语句(FＯＲ循环，WＨILE循环)[注意：GＥＮERＡＴE(生成)语句和CＯMＰONENT—IＮSＴANＴ（元件例示）语句是并发语句]例:八位行波计数器的设计LIBRARYIEＥE;USEＩEEE.STD_ＬOGIＣ＿1164.ALL;ENTＩTYdｆｆｒISPORT（ｃｌk,cｌr,d：IＮSTＤ_LOＧIC;q,qb：OUTSTD_ＬOGIC);ENＤdffr;ＡRＣHIＴＥCTUREoneOＦdffrISSIGNALｑin：ＳTD_LOGIC;ＢＥGINq<=qiｎ;ｑb<=NOTqin;PROCESＳ(clk，clr)BEＧINIＦclr＝'1'THENqin<＝＇0';ELＳIＦclk'EVENＴAＮDclk='１'ＴHENqiｎ<=d;ＥNDIF;EＮDＰＲOCＥSＳ;ENDone;ENTITYrplcontISPＯRT(ｃlｋ,clｒ:ＩNSＴD_LOGIC;cｏｕnt:ＯUTSＴD_LOGIC_VECTOR(7DOWNＴＯ０)）;ENDrplcont;AＲCHＩTEＣＴURＥoneOFrplcoｎtIＳSIＧNALcntints:STD_LOGIC＿VEＣＴOR（8DＯＷNTＯ0);COＭPＯNEＮTdfｆｒＩSPORＴ(clｋ,clr,d:ＩNSTＤ_LＯGIＣ;ｑ,ｑｂ：OＵTSTD_ＬOGIＣ);EＮDCOMPOＮＥＮT;BEＧINｃnｔints(0)<=clｋ;g1:FOＲiIＮ０ＴO７GEＮEＲＡTEdffx:dffｒPORTMAP(clk＝>cntintｓ(i），clr=>clr,ｄ＝>ｃｎtiｎtｓ(ｉ+1),q＝＞coｕnt（i）,qb=>cntiｎｔs(i＋１));EＮDＧENEＲATE;ENDoｎe；ＶHDL语言的命名规则注意:名字的最前面应当是英文字母,不能连续使用下划线‘_’,名字的最后也不能使用‘_’。ＶＨDL语言的数值类属性描述数值类属性用来得到数组、一般数据或程序块的有关值。例：•T'LEＦT得到数值类或子类区间的最左端的值•Ｔ'RIGHT得到数值类或子类区间的最右端的值•T'ＨIGＨ得到数值类或子类区间的高端值•T'LOW得到数值类或子类区间的低端值ＶＨDL语言的信号属性函数此类描述函数用于获得信号的行为信息。例:•ｓ'EVENT假如事件发生,则返回“真”值，否则返回“假”值。•s＇ＬＡST_ＥVENT返回从前一个事件发生到现在所经历的时间值。•s'LASＴ_VALUE返回信号最后一次改变以前的值。数值系统的定义方法，各种状态的含义例:九态数值系统由三种强度值和三种逻辑值组成：强度值:Z--高阻强度，Ｒ－-电阻强度,F－-强强度逻辑值：０－-逻辑“0”，1--逻辑“０”,X--逻辑“X”即:Ｚ０，Z1,ZＸ，R0,R1，RX，F0,F１，ＦX可用枚举数据类型加以定义：例：四态数值系统的定义TYPＥfoursｔaｔeＩＳ（‘X’,‘0’，‘1’,‘Ｚ’);采用有限状态机进行电路设计的基本方法有限状态机分为两类：Mｏorｅ型输出信号仅与当前状态有关Mｅaly型－输出信号不仅与当前状态有关,还与所有的输入信号有关为了使综合工具可以将一个完整的VHＤＬ源代码辨认为有限状态机，必须还要遵循一定的描述规则规定,一个有限状态机的描述应当涉及以下内容:◆至少涉及一个状态信号,它们用来指定有限状态机状态。◆状态转移指定和输出指定,它们相应于控制步的转移条件。◆时钟信号,它是用来进行同步的。◆同步或异步复位信号。描述方法：（１)三进程描述1．状态逻辑描述;2．状态寄存器描述；3.输出逻辑描述。(2）双进程描述１.一个进程描述三个中的任何两个；2．此外一个用一个进程（3）单进程描述状态逻辑，状态寄存器，输出逻辑描述合用一个进程。状态机中的状态可用枚举数据类型数据进行定义。仿真Δ延时引入的因素和对并发语句仿真结果的影响用软件平台进行仿真,事实上对ＶHDL的“并发语句”也只能逐条地加以执行（解决)，为了使语句的执行与硬件动作的结果一致，而与语句的顺序无关，就必须引入Δ延时，这样,软件就可按照电路的实际结构拟定仿真顺序,仿真也就真实地模拟了硬件的动作,并且其仿真结果与语句的顺序无关。因此，在进行VHDＬ程序设计时,对于构造体中的并发语句,设计者可以完全不考虑语句的顺序。逻辑综合的概念与重要环节逻辑综合就是将较高抽象层次的描述转换为较低抽象层次的描述一种方法(或者说过程)。就现有的逻辑综合工具而言，所谓就是将ＲTL级的描述转换为门级网表的过程。重要环节如下:１.RTＬ描述转换为非优化的布尔等式描述2．布尔等式优化3.门级网表映射运用VＨDＬ语言和FPGA进行电路设计的重要环节ＶHＤL程序设计VＨDL程序编译VHDL程序仿真生成网表文献（含器件选择、端口分派,第二次编译)下载FPGA器件例：1-36５进制计数器(计数器结果由三个4位二进制数输出,且计数器由时钟的上升沿触发，计数器满时输出进位(溢出）脉冲，重新计数。）[计数范围：0-3６４,或1-365均可]ＬIBRARＹＩEEE;USEＩEEE．STD_LOGIC＿1１64.ALL;USEＩEＥE．ＳTD_ＬOGＩC_UＮSIGNＥD.AＬL;EＮTITYbcｄ365couｎtISPORT（clk,clｒ:INSTＤ＿LＯGIC;ｂcd1ｎ：OUTＳTD_LOGＩＣ_VECTOＲ(３DOＷＮTO0);bcd１0ｎ:OUTSTD_ＬOGIC_VECTOR(3DOWNTO0）；bｃd１00n:OUTＳＴD_LＯGIＣ_VECTＯＲ(3DOWNTＯ0）;co:ＯUTＳTＤ＿ＬOGIC:='0');EＮDbｃd3６５count;AＲCHITECTUＲEｏｎeOFbcｄ3６5coｕｎtIＳＳIGＮALｂｃｄ１ns,bcd１0nｓ,ｂｃd1００ns:STD_LOGIC_VＥCTOR(３ＤOＷNTO0）；gp:ＰＲOCESS（ｃlk,clr）ＢＥGＩＮIＦclｒ＝＇0'THENbcd１ｎs<=＂0001";ELＳIF(clｋ'EＶENTAＮDclｋ=＇1＇)THENIF(bｃd1０0ns=3ANDbcd1０ｎs=６ANDbｃd1nｓ=5)THＥNｂｃd1ns<=＂0001";ELＳIFｂｃd１ｎs=9ＴHENbｃd1nｓ<=＂0000＂;EＬSEﻩｂcd1ns<=bcd1ns＋１;EＮDＩＦ;ENDIF；ENDPＲOCESS;sp:ＰＲOCＥSS(cｌk,cｌr)BEGINＩFclr='0'THEＮbｃd10ｎs<＝"00０0";ELSIＦ(clk'EVENTＡNＤｃlk='1')THENＩF(ｂcｄ1０0nｓ=3AＮＤｂcd1０ns=6ANDbcd1ns=5)OR(ｂcd