串行扰码和解扰码的设计

1.串行扰码和解扰码的设计实验原理在数字通信系统中，若经常出现长的“0”或“1”系列，将会影响位同步的建立和保持。为了解决这个问题以及限制电路中存在的不同程度的非线性特性对其他电路通信造成的串扰，要求数字信号的最小周期足够长。将数字信号变成具有近似于白噪声统计特性的数字序列即可满足要求，这通常用加扰来实现。而所谓加扰，就是不用增加冗余而扰乱信号，改变数字信号统计特性，使其具有近似白噪声统计特性的一种技术。扰码产生是通过循环移位寄存器来实现的，而扰码生成多项式决定循环移位寄存器的结构。本节使用的扰码生成多项式为：X7+X6+1设扰码的输入数字序列为tk，输出为Sk;解码器的输入为sk,输出为rk扰码器的输入和输出序列关系为：Sk=t^©X^X7 °解扰码器的输入和输出序列关系为：rk=SkX6X7=L住X6*X7X60X7串行扰码器的电路结构图如图1所示：图1串行加扰器电路结构串行扰码器的电路结构图如图2所示：输入SkXO——X——X——X X——X——X6输出rk图2串行解扰器电路结构扰码器实质上是一个反馈移位寄存器，其输出为一个m序列。它能最有效地将输入序列搅乱，使输出数字码元之间相关性最小。实验步骤一、打开ProjectNavigator在桌面上面双击XilinxISE12.4的快捷方式图标打开ProjectNavigator的界面如下：、创建一个新的工程单击FileNewProject…，弹出下面对话框CreateNewProjectSphcityproject1ocatiurL:irnilypaMoreInfo NeKt C:itlcel在这里填写将要创建的工程的名称(ProjectName),路径(ProjectLocation),和工程的顶层模块类型(Top-LevelModuleType))填写好后单击下一步：ProjectSettingsProDertvName ValueProductCatesorvAllFamilvSpsirtan3Device-XC3S400Paekaeie-PQ2O®Spe-eid-4Tnp-Le-ve-lSource-Tvp=-PiHiEvnthesiftTa-o-lIXST(VHDl/VerilogJSimulatarModelsim-&EVerilogPre-fe-rre-dLan口UBiquVerilogVPrape-rtySpe-匚ifiizatmniin」Praie-ctFile-StoreesHvaluesfVlarualCo-mipile-OrderBVHDLSnurcEAnalvsi=^andardVHDL-53 [T|EnableMff-ssaqeFilterinci5p«ciEydeviceandprojtc+propti-+i45.S■c-L£Iibdavic■3Xid.dasi flawfor£Ii.bpx~aj»c-LM.Di-eInfo

使用的FPGA使用的FPGA的种类使用的FPGA的型号使用的FPGA的封装使用的FPGA的速度顶层模块类型综合工具仿真工具FamilyDevicePackageSpeedTop-LevelSourceTypeSynthesisToolSimulator填写好FPGA型号和使用的综合，仿真软件以后点击下一步:NewProjectWizardProjectSummaryF'rujectNavigato广willerea七已ahewprujectwitJLth^fullowingspeci£ications.Project:Proj皂匸匸Naut皂：s皂工ial_scranti_descraiDiProj皂匸匸Path:E:\1essiQn_l\serial_scrami_desciamiWorkingDirectory:E:Mession_l\serial_scraia_descraoDescription:TopLevelSourceType:fiD匚D皂vic皂：D皂viceFamily:SpartanSDe：vice: xc3s400Package: pq208Speid: -4Synth皂Tool:XST(VHDL/V皂工：LZLag}Sinralator:Modelsi>-SEVerilogPrefer工皂dLanguage:VerilogPropertySpecificationinProjectFile:StoreallvaluesManualCompileOrder:fals已VHDLSourceAnalysisStandard:VHDL-93hl皂已耳mg已Fil匸皂Hing:QismblEdMoreInfo Finish C：=ltlch1在这个对话框里面显示将要创建的工程的全部信息，确认无误后点击完成。

Hieidfch^En中tvVIpm*The-加即cirrenU-pccfit^ins™fks.Ytuar\addfikttotheEfcciurEthehobaiat泊十cornriarKt斤Hieidfch^En中tvVIpm*The-加即cirrenU-pccfit^ins™fks.Ytuar\addfikttotheEfcciurEthehobaiat泊十cornriarKt斤om也eFrcftcimsTUiMbvu»ngtheOe^.RHandUbrsiCTnmd%DHthr^MEE^ELamingNo^ingk-designmodde-is-sdwte-d.中警DesignUtilrtieidQ=也403购迪fiUndesignedUserLibrayModulc-sI-®的-品-E-9M上niKK-EXFA -7亡耗x尸劃巨1：三弓"3L#工娄9l:“：0aLr^l讀也Liiithn. M圈MlmtUa4LI-til CDaul■-OIrrars|fj'irtdygJinilelTilesResults三、为工程添加源文件在xc3s400-4pq208图标上面点击鼠标右键，选择NewSource…选项选择了NewSource将弹出如下对话框：SelectSourceTypeSeiectsom-cetype,filetl：hitie:indits1ocation.IP(COREGenerator&ArchitectureWizard)SelectSourceTypeSeiectsom-cetype,filetl：hitie:indits1ocation.IP(COREGenerator&ArchitectureWizard)SchematicUserDocumentVerilogModuleVerilogTestFixtureVHDLMcxJuleVHDLLibraryVHDLPackageVHDLTestBenchEmbeddedProcessorLuc宜tion:E:''i.lessiun1\eeri：ilecr:utide呂cram!□[V]Add.toprojectMoreInfo在右面的FileName栏里面填写要生成的源文件的名字，路径一般位于工程文件夹里面，没有特殊需要不必更改，一定要选择Addtoproject，然后在左边的一排图标里面选择源文件的类型后点击下一步：DefineModuleSpecifyporis£ormoduleMijdulerL：iJTieseri：±1_ei2r：iJTiPortNameDirectionBusMSBLSB1inputT0inputToinputT0inputToinputT0input▼0input▼0inpuft▼0uinpuft▼oinpuft▼0MoreInfo Next C：iTLcel可以在上面的对话框里面输入源文件的模块名称和管脚定义，也可以先不输入，后面写程序的时候自己输入。单击下一步：

SummaryFrujectNavigatorwi11crea anewEkeletcmEom-cewiththetollowingspe.：i£i.：atiurLE.AddtoProject：iesSourceLirectory:E:Vle55ii：m_11eeri：i1_ecr：dJTi_descr:amSourceType：Veri10gM0duleSourceN：diTie：seri：i1_ecr：iJTi.vM0dialerL：iine:seri：al_Ecr：iJTiFortIletirLititjiiE：MoreInfo Finish C：=LXLcel确认信息无误后，点击完成，将生成名为serial_scram.v的源文件。在输入程序之前，要注意代码的可综合性问题。由于原程序中所给的异步复位信号的代码风格（即在rst_n的下降沿触发，又高电平有效复位）在ISE12.4中是不可综合的，只能进行功能上的仿真，为了达到既能进行功能仿真又能综合成具

体的电路结构的目的，需将rst_n改为低电平有效复位。输入扰码的程序：moduleserial_scram(clk,rst_n,scram_in,//rst_n为复位信号，低电平有效//rst_n为复位信号，低电平有效//扰码数据输入//扰码数据输出//反馈移位寄存器inputclk,rst_n;inputscram_in;outputscram_out;reg[6:0]feedback_reg;//输出的反馈异或关系assignscram_out=feedback_reg[6]人feedback_reg[5]人scram_in;always@(posedgeclkornegedgerst_n)beginif(!rst_n) //已将rst改为!rst(考虑到可综合性问题)feedback_reg[6:0]<=7'b111_1111;elsebegin//寄存器反馈异或关系feedback_reg[6:1]<=feedback_reg[5:0];feedback_reg[0]<=feedback_reg[6]人feedback_reg[5]人scram_in;endendendmodule输入好程序以后，保存源文件。同样，新建一个serial_descram.v的源文件并输入解扰码程序moduleserial_descram(clk,rst_n,descram_in,descram_out);inputclk,rst_n;//rst_n为复位信号，低电平有效inputdescram_in;//解扰码数据输入outputdescram_out;//解扰码数据输出reg[6:0]shift_reg;//移位寄存器//输出的反馈异或关系assigndescram_out=shift_reg[6]人shift_reg[5]Adescram_in;always@(posedgeclkornegedgerst_n)beginif(!rst_n)〃已将rst改为!rst（考虑到可综合性问题）shift_reg[6:0]<=7'b111_1111;elsebegin//寄存器反馈异或关系shift_reg[6:1]<=shift_reg[5:0];shift_reg[0]<=descram_in;endendendmodule输入好程序以后，保存源文件。四、综合仿真（一）综合在Process对话框里面双击Synthesize-XSTProcesses:serialscram田潍DesignUtilities-UserCo-n&traints0-HSynthesize-XGTik-23ViewRTLSchematicL菊VieanrTechnologySchematic柑 CheckSyntaxGeneratePost-SynthesisSimul...ImplementDesignIHG&nerateProgrammingFile由“取CoTrfiQure面口stDsvicEStart住唸D^sign ,Files贮］Libraries仿真主要检查源文件程序里面的语法错误(CheckSyntax),如果没有语法错误，会在console对话框中出现Process"Synthesize-XST"completedsuccessfully。如果在这步软件发现源程序的设计语言有语法毛病，就会弹出Error警告，这样就可以根据报错的位置，在源程序里面查找错误位置。改好以后重新进行综合。(二)仿真1、建立仿真文件新建一个tb_scram_descram.v的源文件，输入仿真程序：moduletb_scram_descram;regclk;regrst_n;reg[7:0]shift_reg;wirescram_in;//扰码器的输入端wirescram_out;//既是扰码器的输出端，也是解扰器的输入端wiredescram_out;//解扰器的输出端parameterperiod=20;initialbeginclk=1;end//根据第8章，伪随机序列产生的原理，产生一个伪随机的序列作为加扰器的输入数据〃该伪随机序列的生成多项式为xA8+xA4+xA3+xA2+1always@(posedgeclk)beginif(!rst_n) //已将rst_n改为!rst_nshift_reg[7:0]<=8'b1111_1111;elsebeginshift_reg[7:1]<=shift_reg[6:0];shift_reg[0]<=shift_reg[7]Ashift_reg[3]Ashift_reg[2]Ashift_reg[1];endendassignscram_in=