第3章集成电路中的无源元件

第三章集成电路中的无源元件3.1集成电阻器3.2

集成电容器3.3互连（内连线）2023/2/313.1集成电阻器电阻是基本的元件，在集成工艺技术中有多种设计与制造电阻的方法，根据阻值和精度的要求可以选择不同的电阻结构和形状。集成电路中的电阻分为无源电阻和有源电阻。无源电阻通常是采用掺杂半导体或合金材料制作的电阻，而有源电阻则是将晶体管进行适当的连接和偏置，利用晶体管在不同的工作区所表现出来的不同的电阻特性来做电阻。2023/2/32众所周知，掺杂半导体具有电阻特性，不同的掺杂浓度具有不同的电阻率，正是利用掺杂半导体所具有的电阻特性，可以制造电路所需的电阻器。所谓扩散电阻是指采用热扩散掺杂的方式构造而成的电阻。这是最常用的电阻之一，工艺简单且兼容性好，缺点是精度稍差。制造扩散电阻的掺杂可以是工艺中的任何热扩散掺杂过程，可以掺N型或P型杂质，还可以是结构性的扩散电阻，例如在两层掺杂区之间的中间掺杂层，典型的结构是N-P-N结构中的P型区，这种电阻又称为沟道电阻。当然，应该选择易于控制浓度误差的杂质层做电阻，保证扩散电阻的精度。一、基区扩散电阻2023/2/33氧化膜pnnP型扩散层（电阻）VCCLwN型外延层接电路的最高电位，或接至电阻器两端中电位较高的一端。在电阻的制作过程中，由于加工所引起的误差，如扩散过程中的横向扩散、制版和光刻过程中的图形宽度误差等，都会使电阻的实际尺寸偏离设计尺寸，导致电阻值的误差。电阻条图形的宽度W越宽，相对误差ΔW/W就越小，反之则越大。与宽度相比，长度的相对误差ΔL/L则可忽略。因此，对于有精度要求的电阻，要选择合适的宽度，如大于20μm，以减小电阻条图形误差引起的失配。2023/2/34氧化膜pnnP型扩散层（电阻）VCCLw基区扩散电阻（Rs=100-200/)电阻图形尺寸的计算根据具体电路中对电阻大小的要求，可以非常方便地进行电阻图形设计。设计的依据是工艺提供的掺杂区的方块电阻值和所需制作的电阻的阻值。一旦选中了掺杂区的类型，可以依据下式计算。2023/2/35其中，Rs（或R□）是掺杂半导体薄层的薄层电阻，又称方块电阻，L是电阻条的长度，W是电阻条的宽度，L/W是电阻所对应的图形的方块数。因此，只要知道掺杂区的方块电阻，然后根据所需电阻的大小计算出需要多少方块，再根据精度要求确定电阻条的宽度，就能够得到电阻条的长度。当然，这样的计算是很粗糙的，因为在计算中并没有考虑电阻的折弯形状和端头形状对实际电阻值的影响，在实际的设计中需根据具体的图形形状对计算加以修正，通常的修正包括端头修正和拐角修正。2023/2/36端头修正拐角修正因子横向扩散修正因子薄层电阻值Rs的修正2023/2/37端头修正因为电子总是从电阻最小的地方流动，因此，从引线孔流入的电流，绝大部分是从引线孔正对着电阻条的一边流入的，从引线孔侧面和背面流入的电流极少，因此，在计算端头处的电阻值时需要引入一些修正，称之为端头修正。端头修正常采用经验数据，以端头修正因子k1表示整个端头对总电阻方块数的贡献。例如k1=0.5，表示整个端头对总电阻的贡献相当于0.5个方块数。2023/2/38图3.2给出了不同电阻条宽和端头形状的修正因子的经验数据，图中的虚线是端头的内边界，它的尺寸通常为几何设计规则中扩散区对孔的覆盖数值。对于大电阻L≫W情况，端头对电阻的贡献可以忽略不计。2023/2/39对于折弯形状的电阻，通常每一直条的宽度都是相同的，在拐角处是一个正方形，但这个正方形不能作为一个电阻方来计算，这是因为在拐角处的电流密度是不均匀的，靠近内角处的电流密度大，靠近外角处的电流密度小。经验数据表明，拐角对电阻的贡献只有0.5个方块数，即拐角修正因子k2=0.5。拐角修正2023/2/310横向扩散修正因子横向扩散修正因子m主要考虑以下两个方面：由于存在横向扩散，所以基区扩散电阻的实际横截面如图所示，在表面处最宽，即。2023/2/311杂质浓度在横向扩散器表面与扩散口正下方的表面区域不同，其浓度由扩散窗口处Ns（≈6x1018cm-3）逐步降低到外延层处的Nepi（≈1015～1016cm-3）.如果假设横向扩散区的纵向杂质分布与扩散窗口下相同，则对于基区扩散电阻，其有效宽度为。2023/2/312薄层电阻值Rs的修正一般情况下，基区薄层电阻值Rs是在硼再分布以后测量的，以检测扩散的质量。但是，基区扩散后还有多道高温出来工序，所以杂质会进一步往里推进，同时表面的硅也会进一步氧化，所以做成管子后，实际的基区电阻值Rsa比原来测量的Rs高，经验公式为Rsa＝KaRs其中，Ka为常数，可由实验来确定，一般在1.06～1.25之间。2023/2/313小阻值电阻可采用胖短图形：一般阻值电阻可采用瘦长图形对大阻值电阻可采用折叠图形：当L»W时，可不考虑k1;当W»xjc时，可不考虑横向修正m。2023/2/314衬底电位与分布电容制作电阻的衬底与电阻材料掺杂类型相反，即如果电阻是P型半导体，衬底就是N型半导体，反之亦然。这样，电阻区和衬底就构成了一个pn结，为防止pn结导通，衬底必须接一定的电位。要求不论电阻的哪个端头在任何的工作条件下，都保证pn结不处于正偏状态。通常将P型衬底接电路中最低电位，N型衬底（外延层）接最高电位，这样，最坏工作情况是电阻只有一端处于零偏置，其余点都处于反偏置。例如，上端头接正电源的P型掺杂电阻，衬底（外延层）的N型半导体电接正电源，这样在接正电源处，pn结是零偏置，越接近电阻的下端头，P型半导体的电位越低，pn结反偏电压越大。2023/2/315也正是因为这个pn结的存在，又导致了掺杂半导体电阻的另一个寄生效应：寄生电容。任何的pn结都存在结电容，电阻的衬底又通常都是处于交流零电位(直流的正、负电源端或地端)，使得电阻对交流地存在旁路电容。如果电阻的一端接地，并假设寄生电容沿电阻均匀分布，则电阻幅模的-3dB带宽近似为：其中，R□是电阻区的掺杂层方块电阻，C0是单位面积电容，L是电阻的长度。2023/2/316二、其他常用的集成电阻器1.发射区（磷）扩散电阻一种是直接在外延层上扩散N+层来形成，需要单独的隔离区，由于外延层的电阻率远高于N+扩散层，所以外延层电阻对发射区扩散电阻的旁路作用可忽略。且不存在寄生效应。2023/2/317另一种发射区扩散电阻可与其他电阻坐在一个隔离区，但发射区电阻要做在一个单独的P型扩散区，并使三个PN结处于反偏，由于这种有寄生PNP管效应，所以需要增加隐埋层。2023/2/318发射区扩散电阻主要用来作小阻值的电阻和在连线交叉时作“磷桥”，其电阻值的计算方法和基区扩散电阻类似。2023/2/3192.隐埋层电阻其方块电阻值比较小，主要做小电阻，图中R2就是隐埋层电阻。又由于影响隐埋层电阻的工艺因素太多，且不易控制，所以隐埋层电阻的精度较差。2023/2/3203.基区沟道电阻特点:薄层电阻Rs大，用小面积制作大阻值电阻。基区沟道电阻的薄层电阻Rs为NPN晶体管的有效基区的薄层电阻RBS1。基区沟道电阻只能用于小电流、小电压情况，多用于基区偏置电阻或泄放电阻。当电阻两端电压很小时，阻值近似为常数。2023/2/321基区沟道电阻精度低，因为没有独立的控制因素，完全由NPN管的基区宽度WB决定。由于有大面积的N+P结，寄生电容大。薄层电阻RBS1较大，所以基区沟道电阻的温度系数较大。N+区扩散层覆盖外的P区薄层电阻很小，比基区沟道电阻小1～2个数量级，可以忽略不计。2023/2/3224.外延层电阻（体电阻）特点又称为“体电阻”，不存在寄生PNP效应，不需要隐埋层。外延层的薄层电阻较大，可以做高值电阻。可承受较高电压，其击穿电压为隔离结击穿电压。2023/2/323在阻值设计时，要注意横向修正，即电阻宽度W应扣除隔离结横向扩散后电阻区的实际宽度。电阻的相对误差大。这是因为电阻值的控制主要是通过外延层工艺和隔离扩散工艺来进行的，这两道工艺本身就较难控制，况且后续工艺对外延层电阻值的影响也较大。电阻的温度系数较大。2023/2/324在外延层上覆盖一层P型扩散层，就可做成更高阻值的电阻，即外延层沟道电阻，其结构与基区沟道电阻类似。2023/2/3255.离子注入电阻同为掺杂工艺，由于离子注入工艺可以精确地控制掺杂浓度和注入的深度，且横向扩散小。其阻值容易控制，精度较高。该电阻由两部分组成，离子注入区电阻和p+区端头电阻，因为p+区端头的掺杂浓度较高，阻值很小，实际的电阻值主要由离子注入区电阻决定，与热扩散掺杂电阻相比，减小了误差，进一步提高了精度。2023/2/3262.用MOS晶体管形成电阻用MOS晶体管形成电阻又叫有源电阻是指采用晶体管进行适当的连接并使其工作在一定的状态，利用它的直流导通电阻和交流电阻作为电路中的电阻元件使用。双极型晶体管和MOS晶体管均可担当有源电阻，在这里将只讨论以MOS器件作为有源电阻的情况，双极型器件作为有源电阻的原理类似。以NMOS为例，其电流方程：2023/2/327三、MOS集成电路中常用的电阻1.多晶硅电阻SiSiO2LeffLWpoly-SiSiO2SDLD为源漏扩散时横向扩散量。阻值高，用扩散掺杂工艺制作精度低，主要用来做存储器存储单元的负载电阻。若用离子注入掺杂工艺，精度可以提高。2023/2/328当VDS很小时：其中：2023/2/3293.2

集成电容器在集成电路中，电容也是一个重要的元件。IC中应尽量避免使用电容器，因电容器占面积大。在双极型模拟集成电路中，集成电容器用作频率补偿以改善电路的频率特性。在MOS模拟集成电路中，由于在工艺上制造集成电容比较容易，并且容易与MOS器件相匹配，故集成电容得到较广泛的应用。普通PN结电容的容量较小，有较大的温度系数和寄生效应等缺点，因此，应用不多。2023/2/330在双极型和MOS模拟集成电路中的电容大多采用MOS结构或其相似结构。由于在MOS工艺中实现的MOS电容，匹配精度比电阻好，一般约为0.1%~5%，因此在D/A、A/D转换器和开关电容电路等集成电路中，往往用电容代替电阻网络。2023/2/331元件制造工艺匹配温度系数电压系数电阻器扩散(W=50μm)离子注入(W=40μm)±0.4%±0.12%+2×10-3/℃+4×10-3/℃~2×10-3/V~8×10-4/V电容器MOS(tox=0.1μm，L=254μm)±0.06%+2.6×10-3/℃10-5/V表列出了扩散电阻、离子注入电阻和MOS电容器的若干性能比较。2023/2/332一、双极IC中常用的集成电容器1.反偏PN结电容器：在双极集成电路中，常使用的集成电容器。PN结电容器的制作工艺完全和NPN管工艺兼容，但其电容值做不大。发射结的零偏单位面积电容大，但击穿电压低，约为6～9V；集电结的零偏单位面积电容小，但击穿电压高，约为20V。2023/2/3332.发射区扩散层-隔离扩散层-隐埋层结构发射区扩散层—隔离扩散层—隐埋层结构，这种电容实际上是两个电容并联，所以可以增大PN零偏单位面积电容CjA0。但由于存在P﹢N﹢结，击穿电压只有4～5V。另外由于隔离（衬底）结面积较大，所以CjS也较大，为减小CjS影响，应降低所使用结上的反偏电压，使结电容提高，提高衬底结的反偏电压，减小CjS。2023/2/3343.MOS电容器上电极：铝膜介质：薄SiO2层，厚度大于1000Å（对工艺要求高，额外工艺制作，其他工艺通同NPN管）下电极：N+发射区扩散层R是下电极N+发射区扩散层电阻，为提高MOS电容器的Q值（品质因数，评价回路损耗的指标），必须减小R值，所以一般制成方形，以减小R的方数（L/W），使阻值下降。等效电路2023/2/335MOS电容器特点单位面积电容值CA较小（CA=3.1~6.2×10-4pF/μm2），所以占用芯片面积大；击穿电压高，BV﹥50V；温度系数TCC小，约为20×10-6/℃；下电极用N+发射区扩散层时，MOS电容值基本上与电压大小及电压极性无关；单个MOS电容误差△C/C较大，±20%，电容间匹配误差可小于±10%；Cjs大，可增大衬底电压来减小。2023/2/336图3.20以多晶硅作为上、下极板的电容器结构图3.19以多晶硅作为上极板的电容器结构栅氧化层多晶硅二、MOS

IC中常用的MOS电容器2023/2/3373.3互连（内连线）MOSIC尤其是Si栅MOS电路中，常用的布线一般有金属、重掺杂多晶硅（Poly-Si