第四章 半导体存储器及其接口

第四章半导体存储器及其接口第一节半导体存储器第二节存储器的接口技术第三节主存储器接口

第四章半导体存储器及其接口

4.1半导体存储器

半导体存储器的分类与技术指标

1．半导体存储器的分类

半导体存储器分类如下图所示。

半导体存储器的特点:

1.RAM的分类及特点

（1）双极型RAM：存取速度高，集成度低，功耗大，成本

高

（2）MOS型静态RAM：集成度、功耗介于双极型RAM与

动态RAM之间，不需要刷新

（3）MOS型动态RAM的特点：必须定时刷新，集成度高，

功耗低，价格便宜

2．ROM的分类及特点

（1）掩膜型ROM：厂家写入，用户只读。

（2）可编程PROM：用户可编程写入一次。

（3）紫外光擦除可编程EPROM：可多次擦写，擦除须用紫

外光。

（4）电可擦除的可编程EEPROM：可用电信号多次擦写。

半导体存储器的技术指标:

1．存储容量

存储器容量（S）＝存储单元数（p）×数据位数（i）

数据位数（i）一般等于芯片数据线的根数；而存储单元个数（p）与存储器芯片的地址线条数（k）有如下关系：p＝2k。

2．存取速度

存取速度用二个指标来衡量：存取时间和存储周期。

存取时间：存取时间是反映存储器工作速度的一个重要指标，它是指从CPU给出有效的存储器地址启动一次存储器读写操作，到该操作完成所经历的时间，称为存取时间。

存取周期：是指连续启动两次独立的存储器读写操作所需要的最小间隔时间，对于读操作，就是读周期时间；对于写操作，就是写周期时间。通常，存储周期要大于存取时间，因为存储器在读出数据之后还要用一定的时间来完成内部操作，这一时间称为恢复时间。读出时间和恢复时间加起来才是读周期。所以，存取时间和存取周期是两个不同的概念。存储芯片的组成:

1.RAM的分类及特点

（1）双极型RAM：存取速度高，集成度低，功耗大，成本

高

（2）MOS型静态RAM：集成度、功耗介于双极型RAM与

动态RAM之间，不需要刷新

（3）MOS型动态RAM的特点：必须定时刷新，集成度高，

功耗低，价格便宜

2．ROM的分类及特点

（1）掩膜型ROM：厂家写入，用户只读。

（2）可编程PROM：用户可编程写入一次。

（3）紫外光擦除可编程EPROM：可多次擦写，擦除须用紫

外光。

（4）电可擦除的可编程EEPROM：可用电信号多

次擦写。

存储芯片的组成:

由存储矩阵、地址译码器、读写控制器、输入/输出控制、片选控制等几部分组成。地址译码器存储矩阵数据缓冲器012n-101m……控制逻辑…CSR/Wn位地址m位数据存储芯片组成示意图

1.存储矩阵图中，1024个字排列成32×32的矩阵。为了存取方便，给它们编上号。32行编号为X0、X1、…、X31，32列编号为Y0、Y1、…、Y31。这样每一个存储单元都有了一个固定的编号，称为地址。

2．地址译码器——将寄存器地址所对应的二进制数译成有效的行选信号和列选信号，从而选中该存储单元。采用双译码结构。行地址译码器：5输入32输出，输入为A0、A1、…、A4，输出为X0、X1、…、X31；列地址译码器：5输入32输出，输入为A5、A6、…、A9，输出为Y0、Y1、…、Y31，这样共有10条地址线。例如，输入地址码A9A8A7A6A5A4A3A2A1A0=0000000001，则行选线X1＝1、列选线Y0＝1，选中第X1行第Y0列的那个存储单元。3、控制逻辑电路：主要用于选中存储器芯片，执行读写操作。片选信号用以实现芯片的选择。对于一个芯片来讲，只有当片选信号有效时，才能对其进行读/写操作。片选信号一般由地址译码器的输出及一些控制信号来形成，而读/写控制电路则用来控制对芯片的读/写操作。4、数据缓冲器：寄存来自CPU的写入数据或从存储体内读出的数据。4.2存储器接口技术

连接时需注意的问题：CPU总线的带负载能力CPU时序与存储器存取速度之间的配合存储器组织、地址分配4.4CPU与存储器的连接4.2.1存储器的层次结构主存—辅存层次目的：较好地解决了存储器的大容量要求和低成本之间的矛盾。根据主存、辅存的特点，可以把CPU所需的现行程序和数据存放在存取速度快、容量有限的主存中，供CPU直接使用，主存必须具有与CPU相匹配的工作速度才能保证整个计算机运算速度的提高。一般前述的MOS存储器（特别是DRAM）无论从速度、容量、每位价格上均可满足要求。主存—辅存构成的存储层次。从整个层次的整体上看，它具有接近主存的存取速度，又有辅存的容量和接近于辅存的每位平均价格。较好地解决了大容量和低成本的矛盾。辅存只与主存交换信息，CPU不直接访问辅存，因此，允许辅存的速度慢一些。CACHE—主存层次目的：弥合CPU与主存间在速度上的差异，较好地解决了速度和成本之间的矛盾。当今微处理器的主频已经相当高，如果访问存储器时插入等待周期，这实际上是降低CPU的工作速度。因此一个有效的解决办法应运而生：在CPU和主存储器之间增设了一级或两级高速小容量存储器，称之为高速缓冲存储器，简称Cache。高速缓冲存储器的存取速度要比主存快一个数量级，大体与CPU的处理速度相当。Cache中存放着主存的一部分副本，可被CPU直接访问，是解决计算机系统速度瓶颈的切实可行的办法。从CPU的角度看，Cache——主存层次具有接近Cache的速度、主存的容量和接近主存的每位平均价格，因此，较好地解决了速度和成本之间的矛盾。在这个层次中，不仅具有CPUCache主存的数据通路，还有CPU主存的直接通路。具有这个存储层次的计算机，必须事先把CPU在某一小段时间所要执行的程序从主存调入Cache中，当CPU要执行这些程序时，就直接在Cache中取存，因此，大大提高了CPU的执行速度。在现代计算机中，大多数系统都同时采用上述两级存储层次，从而构成了高速缓存——主存——辅存三级存储层次的典型结构，实质上是主存——辅存和Cache——主存两个两级结构。中央处理器主存外存快存CPUM1M2M3三级存储器的结构示意图4.2.2存储器的译码

译码的意义及译码电路

通过译码控制，使得只有CPU发出的访问地址属于存储器芯片的地址范围时，它才能被选中。关于译码电路的实现，可用门电路实现、译码器实现。

1．译码的方法

(1)．线选法

这种译码方法是直接用CPU地址总线中某一根高位线作为存储器芯片的片选信号。线选法有硬件电路简单的优点，但存在严重的地址空间重叠问题。

线选法占用地址情况图(2)．全译码法

全译码法将未用的CPU高位地址全部作为译码器的输入，再用译码器的输出作为片选信号。

全译码法的优点是不会产生地址重叠，缺点是译码电路比线选法复杂。(3)．部分译码法

这种方法介于线选法和全译码法之间，它将未用到的CPU高端地址线的一部分参加译码，以生成对存储器芯片的片选信号。下图是部分译码法的一个简单示例。2、地址译码电路的设计存储器地址译码电路的设计一般遵循如下步骤：①根据系统中实际存储器容量，确定存储器在整个寻址空间中的位置；②根据所选用存储芯片的容量，画出地址分配图或列出地址分配表；③根据地址分配图或分配表确定译码方法并画出相应的地址位图；④选用合适器件，画出译码电路图。例1：某微机系统地址总线为16位，实际存储器容量为16KB，ROM区和RAM区各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,试设计译码电路.设计的一般步骤:①该系统的寻址空间最大为64KB，假定实际存储器占用最低16KB的存储空间，即地址为0000H~3FFFH。其中0000H~1FFFH为EPROM区，2000H~3FFFH为RAM区。2KB2KB2KB2KB1KB1KB1KB1KB1KB1KB1KB1KB0000H2000H3FFFH4000HROM区RAM区图4.8地址分配图②根据所采用的存储芯片容量，可画出地址分配图如4.8所示；地址分配表如表4.9（教材）所示。③确定译码方法并画出相应的地址位图。④根据地址位图，可考虑用3-8译码器完成一次译码，用适当逻辑门完成二次译码。三、存储器与控制总线、数据总线的连接1.存储器与控制总线的连接ROM的CS信号B.RAM的CS,OE(RD),WE(WR)信号;2.存储器与数据总线的连接D0~D7, D0~D154.3主存储器接口一、EPROM与CPU的接口

目前广泛使用的典型EPROM芯片有Intel公司生产的2716、2732、2764、27128、27256、27512等;分别有27,28,29系列;其容量分别为2K×8位至64K×8,512K×8位;封装形式:前两种为24脚双列可直插式封装，后几种为28脚双列直插式封装。另外有贴片封装.1241213A7A1A0O0O1O3GND…VCCA8A9VPPOEA10O3O7CE/PGM…图4.11Intel2716芯片引脚排列图1.芯片特性

Intel2716:

容量为16K（2K×8位);

存取时间:约450ns;

单一的+5V电源。2.接口方法Intel2716芯片与8位CPU的连接方法如下：①低位地址线、数据线直接相连；②工作电源VCC直接与+5V电源相连，编程电源通常由开关控制；③CE和OE信号分别由CPU高位地址总线和控制总线译码后产生，通常采用图4.12所示的3种方法。图4.12Intel2716芯片与CPU的连接方法A0~A10译码器A11~A15≥1A0~A102716CEM访问RDOEDOUT（a）A0~A10译码器A11~A15A0~A102716CEOE≥1M访问RDDOUT（b）A0~A10译码器A11~A15A0~A102716CEM访问RDOEDOUT（c）3.接口举例（1）要求

用2716EPROM芯片为某8位微处理器设计一个16KB的ROM存储器。已知该微处理器地址线为A0～A15，数据线为D0～D7，“允许访存”控制信号为M，读出控制信号为RD。画出EPROM与CPU的连接框图。（2）分析(P130)（3）实现(P130,图4.13)74LS138G2A

G2BG1D0~D7A0~A10Y0CPUA11~A13MO0~O72716(2)OECEO0~O72716(1)OE

CEO0~O72716(3)OECE+5V+25VVPPVCC+5VGNDRDY1Y7…+5V……图4.13EPROM与CPU连接框图2k2k二、SRAM与CPU的接口

常用的SRAM芯片有:Intel公司生产的2114、2128、6116、6264、62256等。容量:1K×4,1K×8,2K×8,8K×8,…512K×8现以2114芯片为例对SRAM的芯片特性和接口方法进行介绍。1.芯片特性

Intel2114是一种存储容量为1K×4位，存取时间最大为450ns的SRAM芯片。如下图：2.接口方法(P131)3.接口举例(P132)A5A0A2A1CS-192114……1810VCCA9I/O1A6A4A3A7A8I/O2I/O3WE-符号引脚名

A0~A9地址输入

I/01~I/04数据输入/输出

CS-片选

WE-写允许VCC、GND电源、地采用18引脚封装，其容量为1K×4位，+5V电源。主要引脚有：10根地址线（A9～A0），4根数据线（I/O4～I/O1），写允许信号和选片信号。Intel2114SRAM

其内部结构如右图所示，主要包括存储矩阵、地址译码器、I/O控制电路、片选及读/写控制电路等组成。存储矩阵是数据存储主体，Intel2114内部共有4096个存储电路，排成64×64的短阵形式。地址译码器的输入为10根线，采用两级译码方式，其中6根用于行译码，4根用于列译码。I/O控制电路分为输入数据控制电路和列I/O电路，用于对信息的输入／输出进行缓冲和控制。片选及读/写控制电路用于实现对芯片的选择及读／写控制。

①当器件要进行读操作时，首先输入要读出单元的地址码（A0～A9），并使WE＝1，则所选存储单元内容（4位）就会通过三态输出缓冲器，送到数据输入输出引脚（I/O0～I/O3）上。②当器件要进行写操作时，在I/O0～I/O3端输入要写入的数据，在A0～A9加载地址码，使控制信号WE

＝0，则会完成一次写入操作。2114读写操作NCCINWERASRASA0A1A2ADD182164DRAM……169VSSCASDOUTA6A3A4A5A7引脚排列图三、DRAM与CPU的接口

1.芯片特性

Intel2164是一种存储容量为64K×1位、最大存取时间为200ns、刷新时间间隔为2ms的DRAM

芯片。2.接口方法

DRAM控制器一般由如下部分组成：

①地址多路开关：

由于要向DRAM芯片分时送出行地址和列地址，所以必须具有多路开关，把来自CPU的地址变成行地址和列地址分两次送出。②刷新定时器：

用来定时提供刷新请求。③刷新地址计数器：

提供刷新的地址，每刷新一行，计数器自动加1，全部行刷新一遍后自动归零，重复刷新过程。④仲裁电路：

当来自CPU的访问存储器请求和来自刷新定时器的刷新请求同时产生时，对二者的优先权进行裁定。⑤时序发生器：

提供行地址选通信号RAS、列地址选通信号CAS和写允许信号WE-，以满足对存储器进行访问及对芯片进行刷新的要求。其逻辑框图6.17所示。CPU刷新定时器仲裁电路定时发生器刷新地址计数器地址多路开关DRAM读/写地址总线地址RASCASWR图4.17DRAM控制的逻辑框图AL0~AL7地址锁存AH0~AH7多路转换器地址锁存再生计数器多路转换器列地址行地址OUT0~OUT7例如：

DRAM控制器8203是一种为80X86CPU系统支持DRAM而设计的接口芯片。它向2164等DRAM芯片提供全部必需的接口信号，其基本功能如下：同步RD/S1WRPCS锁存再生定时器同步裁决器时序发生器REFRQ/ALEOSCX0/OP2X1/CLKB0B1/OP1RAS0RAS1RAS2RAS3CASWESACKXACKCAS图6.188203芯片内部结构框3设计举例（1）要求

某微机系统CPU为8086且工作方式在最大方式。试用2164DRAM芯片为该系统配置一个256KB的存储器，其地址空间为00000H～3FFFFH。（2）分析(P131)（3）实现(P132)4.4高速缓冲存储器接口

思路:

在引入高速缓冲存储器的系统中，内存由两级存储构成。一级是采用高速静态RAM芯片组成的小容量存储器，即Cache；另一级是用廉价的动态RAM芯片组成的大容量主存储器。

程序运行的所有信息存放在主存储器内，而高速缓冲存储器中存放的是当前使用最多的程序代码和数据，即主存中部分内容的副本。CPU访问存储器时，首先在Cache中寻找，若寻找成功，通常称为“命中”，则直接对Cache操作；若寻找失败，则对主存储器进行操作，并将有关内容置入Cache。引入Cache是存储器速度与价格折衷的最佳方法。CPU地址索引机构置换控制器高速缓冲存储器主存段（页）地址高位地址低位地址地址总线数据总线图6.21Cache结构框图图中高速缓冲存储器用于存入要访问的内容，即当前访问最多程序代码和数据；地址索引机构中存放着与高速缓冲存储器内容相关的高位地址，当访问高速缓冲存储器命中时，用来和地址总线上的低位地址一起形成访问缓冲存储器地址；而置换控制器则按照一定的置换算法控制高速缓冲存储器中内容的更新。一、