第9章数据域测试

第九章数据域测量本章要点:·数据域的基本概念·数据域测试系统与仪器·逻辑分析仪的组成、原理和应用·可测性设计技术9.1

数据域测试概述9.1.1

数据域的基本概念1.数据信息----数据流在数据域测试中首先要明确所测试的信号是：信息——只有两种逻辑状态的二进制符号（“1”/“0”或高/低电平）。数据字——多位二进制信息组合构成的一个“数据”。数据流——大量数据字有序的集合。数据流的表示方式：

(b)逻辑状态显示方式时钟脉冲下降沿时读数(a)逻辑定时显示方式2.数字系统的特点(1)数字信号通常是按时序传递的；(2)信号几乎都是多位传输的；(3)信息的传递方式是多种多样的；(4)数字信号的速度变化范围很宽；(5)信号往往是单次的或非周期性的；(6)数字系统故障判别与模拟系统不同。9.1.2

数据域测试的任务与故障模型1.数据域测试的任务及相关术语故障诊断故障侦查，或称故障检测，判断被测系统或电路中是否存在故障；故障定位，查明故障原因、性质和产生的位置性能测试参数测试对表征被测器件性能的静态（直流）、动态（交流）参数的测试。功能测试，对表征被测器件性能的逻辑功能的测试。3.被测对象与测试方法数据域测试按被测对象可分为：(1)组合电路测试，通常有敏化通路法、D算法、布尔差分法等。(2)时序电路测试，通常采用迭接阵列、测试序列（同步、引导和区分序列）等方法。(3)数字系统测试，如大规模集成电路，常用随机测试（用伪随机序列信号作激励）技术、穷举测试技术等。9.1.3数据域测试系统与仪器1.数据域测试系统组成一个被测的数字系统可以用它的输入和输出特性及时序关系来描述，它的输入特性可用数字信号源产生的多通道时序信号来激励，而它的输出特性可用逻辑分析仪来测试，获得对应通道的时序响应，从而得到被测数字系统的特性。图9.2数据域测试系统的组成框图数字信号源被测数字系统特征分析逻辑分析时序参数测试2.数据域测试仪器1)逻辑笔

逻辑笔算不上仪器，但却是数字域检测中方便实用的工具。它像一支电工用的试电笔，能方便地探测数字电路中各点的逻辑状态，例如，笔上红色指示灯亮为高电平，绿灯亮为低电平，红灯绿灯轮流闪烁表示该点是时钟信号。2)数字信号源数字信号源又称为数字信号发生器，是数据域测试中的一种重要仪器，它可产生图形宽度可编程的并行和串行数据图形，也可产生输出电平和数据速率可编程的任意波形，以及一个可由选通信号和时种信号来控制的预先规定的数据流。

数字信号源是为数字系统的功能测试和参数测试提供输入激励信号。功能测试是测出被测器件在规定电平和正确定时激励下的输出，就可以知道被测系统的功能是否正常；参数测试可用来测试诸如电平值、脉冲的边缘特性等参数是否符合设计规范。(1)数字信号源的组成(2)数据的产生上图中的序列存储器在初始化期间写入了每个通道的数据，数据存储器的地址由地址计数器提供。在测试过程中，在每一个作用时钟沿上，计数器将地址加1。数据存储器输出的数据与地址是一一对应的，这是产生线性数据流的一种简单方法，这种方法提供的最大数据率每秒大于100MbitS。一个8:l的多路器可将运行频率为F／8的8个并行输入位转换成频率为F的串行数据流。对于低速的数字信号源，多路器可以不要，从数据的每位数输出可直接产生一个串行数据流，该数据流加到格式化器的输入端，通过格式化器将数据流与时钟同步。在简单情况下，格式化器就是一个D触发器。数据的逻辑电平加在D输入端，在时钟信号沿的作用下输出。格式化器的输出直接驱动输出放大器，放大器的输出电平是可编程的。在某些数字信号源中，通过在每个数据模块上提供外部时钟和启动/停止输入，以便产生不同的异步数据流。3)逻辑分析仪本章重点讨论的内容，将独立一节进行介绍。4)特征分析仪为了识别一个电路或系统是否有故障，可以把电路各节点的正常响应记录下来，在进行故障诊断时，把实测的响应与正常电路的响应作比较。如果两者一致，则认为电路没有故障；如果各节点的响应中只要有一个节点不同，则可断定电路有故障。基于特征分析方法的数字系统故障诊断的原理如图所示。5)协议分析仪协议分析仪是常用的数字通信测试仪器。协议（Protocol）是描述不同器件之间相互进行数据通信的规则和过程，协议分析仪可仔细地检查器件之间通信过程中所发生的一切事件，同时对其是否符合通信协议做出测试。协议分析仪不仅可用监测，而且还能发送信息。协议分析仪的前面板和后台支持都是由一台专用计算机来完成的，它可对通信线路上的串行数据进行采集和处理，并可以格式化或模拟输出串行数据。6)误码率测试仪误码率测试仪更是常用的数字通信测试仪器。误码率=误码的位数/传输的总位数图9.7误码仪测试数字传输系统的测试框图图形发生器数字传输系统误码检测器9.2

逻辑分析仪的组成原理1973年研制出了一种专用于数字系统测试的仪器——逻辑分析仪(LogicAnalyzer）。9.2.1逻辑分析仪的特点和分类1.特点(1)同时监测多路输入信号，可以检测16路甚至上千路信号。(2)完善的触发功能。具有边沿触发、电平触发、定时触发、码型触发、组合触发、协议触发以及功能强大的高级触发模式。(3)具有多种显示方式，可同时显示多通道输入信号的方波波形，并可用二进制、八进制、十进制、十六进制或ASCII码方式显示数据，而且还可用反汇编等进行程序源代码显示。(4)强大的分析功能。通过对多个通道信号的高速采样，可轻松获取各个输入信号之间的时序关系，捕捉毛刺信号，通过选择功能强大的不同触发方式，可轻松地对输入信号进行分析，从而完成数字信号时序检测、故障分析与定位。2.分类逻辑分析仪按照其工作特点，可以分为逻辑状态分析仪用于系统的软件分析。它在被测系统的时钟（即外时钟）控制下进行数据采集，检测被测信号的状态，并用“0”和“l”、助记符或映射图等方式来显示。借助于反汇编等方法可以直接观察程序的源代码，因此它是进行系统软件测试的有力工具。逻辑定时分析仪主要用于信号逻辑时间关系分析，一般用于硬件测试。它在自身时钟的作用下，定时采集被测信号状态，以伪方波等形式显示出来以进行观察分析。通过观察电路输入,输出的各个信号的逻辑变化及时序关系，即可进行硬件故障诊断。目前的逻辑分析仪一般同时具有状态分析和定时分析能力。台式仪器虚拟仪器+插卡

单片IC（16通道）数字示波器附加结构特点HP1682A逻辑分析仪9.2.2逻辑分析仪的基本组成原理(如TTL电平)当搜索到符合条件的触发字时，就产生触发信号(波形或字符列表等)逻辑分析仪=数据捕获+示波器在电子测量仪器中，“触发”的概念来自模拟示波器。在模拟示波器中仅当触发信号到来后X通道才产生扫描信号，Y通道信号才能被显示，即从触发点打开了一个显示窗口。9.2.3逻辑分析仪的触发方式当数字系统运行时，它的数据流是无穷无尽的。逻辑分析仪的存储器的容量总是有限的，我们所能观察到的数据只是存储器中存储下来的数据，即数据流中的一部分，如图9.9所示，它相当于在数据流上开启了一个观察窗口。该观察窗口的长度就是存储器的存储深度，要在数据流中找到对分析有意义的数据，就必须将观察窗口在数据流中适当定位，触发在逻辑分析仪中的含义是，由一个事件来控制数据获取，由触发位置确定观察窗口的位置。这个事件可以是数据流中的一个信号的边沿或状态、数据字、数据字序列或其组合等。1.边沿触发通常把采集并显示数据的一次过程称为一次“跟踪”，或将“窗口中的全部数据”叫做一个“跟踪”。“触发”决定了“跟踪”在数据流中的位置。最基本的触发跟踪方式有触发起始跟踪和触发终止跟踪，其原理如图9.9所示。图9.9逻辑分析仪的基本触发跟踪方式数据窗口数据窗口触发字触发字跟踪开始跟踪结束数据流数据流(a)触发开始跟踪方式(b)触发终止跟踪方式边沿触发是由某个输入信号的电平出现某一跳变引起的触发，主要有上升沿触发、下降沿触发、双沿触发和毛刺触发等。2.电平触发电平触发是指某一个输入信号的电平为逻辑高电平或逻辑低电平时引起的触发，电平触发可分别设置多个不同的输入信号满足不同的电平要求时产生触发条件，当多个输入信号为一个总线时，这时的电平触也称为码型触发。3.定时触发定时触发包括脉宽触发、延迟触发等。脉宽触发即某一信号出现宽度大于(小于或等于)指定宽度的脉冲信号时产生触发；延迟触发指在数据流中检测到特定触发字的时候并不产生触发信号，而是等待指定的延时之后再产生触发。延迟触发有两种，一种是触发字到来时延时后触发，即在从检测到触发字开始计时到延时结束；另一种是触发字结束延时后触发，即在检测到的触发字结束后开始计时到延时结束。4.码型触发码型触发包括总线数据字触发、队列触发等。总线数据字触发是指总线上出现特定数据字时候产生触发。逻辑分析仪总线触发数据可用二进制、十进制、八进制、十六进制甚至ASCII字符设置。例如在数字系统设计中，某寄存器的设置出现错误，可利用特定寄存器的地址作为总线数据触发条件，以捕捉对应的数据，即可查看该错误是否是由于发送错误的数据引起的。而队列触发是指总线上出现一连串指定的数据字并按顺序依次传输时产生触发。5.组合触发通过将不同输入信号分别设置为上述两种以上的触发方式从而实现组合触发，如希望观测微控制器对外部RAM的FF01地址单元的写入操作过程，那么可以设置WR写信号为下降沿触发，地址总线为FF01的码型触发。通过灵活的选择不同的输入信号处于不同的触发方式，可方便的观测到相应的目标信号。6协议触发7.高级触发随着逻辑分析仪的功能不断完善，协议分析与触发在现代的数字设计中得到飞速发展和广泛应用。协议触发是协议分析的伴随产物，是根据某一特定的协议（如UART、SPI、I2C、1-Wire、USB、CAN等常用总线协议）的一个特定触发字而进行的触发，协议触发能够充分利用有限的触发深度和存储空间，同时提供更多更可靠的触发，为快速发现和定位错误提供了有效的工具。协议分析一般包含协议解码、协议错误识别和协议信息提示三个部分组成。高级触发也称为流程触发，可随意设置触发条件，且可以多级级联，最终实现触发采样，通过该触发方式可有效利用逻辑分析仪有限的存储深度，并加快对错误波形的定位，从而使电路调试事半功倍。9.2.4逻辑分析仪的数据捕获和存储1.输入探头若高于阈值则输出为逻辑“1”，反之则为逻辑“0”。为检测不同逻辑电平的数字系统（如TTL、CMOS、ECL等），门限电平可以调节，一般是-10~+10V。探头相片2.数据捕获从数据探头得到的信号，经电平转换后，在采样时钟的作用下，经采样电路采样并存入高速存储器，这种将被测信号进行采样并存入存储器的过程就称为数据的捕获。用D触发器则可完成这个采样过程CPQ端D端D触发器Q端D端CP捕获采样方式分：同步采样----采用外部被测系统时钟作采样时钟的采样方式；异步采样----用逻辑分析仪内部产生的时钟对被测系统的输入数据进行采样的方式，内部时钟频率一般较被测系统高得多，这样使单位时间内的信息量增多，提高了分辨力，从而显示的数据更精确，可以检测出波形中的“毛刺”干扰。。外部系统时钟内部系统时钟同步采样效果异步采样效果被测信号数据3.数据存储逻辑分析仪的存储器主要有移位寄存器和随机存储器（RAM）两种。移位寄存器每存入一个新数据，以前存储的数据就移位一次，待存满时最早存入的数据就被移出。随机存储器是按写地址计数器规定的地址向RAM中写入数据。每当写时钟到来时，计数值加1，并循环计数。因而在存储器存满以后，新的数据将覆盖旧的数据。可见这两种存储器都是以先入先出的方式存储的。9.2.5逻辑分析仪的显示1.波形显示它是定时分析最基本的显示方式，它将各通道采集的数据按通道以伪方波形式显示出来，显示出来的波形与示波器不同，它不代表信号的真实波形，只代表采样时刻信号的状态。波形显示是一种多通道信号详细视图，允许您查看捕获的所有信号的时间关系，在很大程度上与示波器的显示波形类似。图9.16是一个定时分析的波形显示图，显示窗口中一般有两个时标M1和M2，利用它可以测量两个信号跳变沿之间的时间，甚至可以自定义加入新的时标。2.列表显示它常用于状态分析时的数据显示，它是将数据以列表方式显示出来，数据可以显示为二进制、八进制、十六进制、十进制以及ASCll码等形式。图9.15将每个探头的数据按照采样顺序以十六进制方式显示出来，移动光标可以观察捕获的所有数据，方便地观测分析被测系统的数据流。3.反汇编显示在对计算机系统进行测试分析，特别是软件测试时，通过观察数据列表中的数据流来分析系统工作很不方便。多数逻辑分析仪提供了另一种有效的显示方式，即反汇编方式。它是将采集到的总线数据（指令的机器码）按照被测的微处理器系统的指令系统进行反汇编，然后将反汇编后的汇编程序以指令助记符的方式显示出来，这样可以方便地观察指令流，分析程序运行情况。图9.18是将某微机系统总线数据采集后，按照其指令系统反汇编的结果。4.图形显示图形显示是将屏幕X、Y方向分别作为时间轴和数据轴进行显示的一种方式，图9.19是逻辑分析仪在雷达测试中的XY显示方式。5.协议显示利用逻辑分析仪的协议分析功能可实现协议数据帧的队列触发，所谓协议数据帧，就是经过插件解码后的数据组合成一个触发数据队列。如图9.20所示，是I2C协议的解码图，利用协议显示的波形图可直观的得到数据包依次是0xF0，0x00，0x01，0x02，0x03等，通过特定的协议触发，即可得到相应的协议显示的数据帧，方便了用户进行相关协议的开发与调试。图9.18I2C协议的解码图9.2.6

逻辑分析仪的主要技术指标及发展趋势1.逻辑分析仪的主要技术指标

（1）采样通道数

逻辑分析仪信号输入通道主要包括数据通道和时钟通道，通道越多，可以同时观测的信号就越多。（2）最大定时采样率

在定时分析时，要有足够的定时分辨率，就应当有足够高的定时采样率，定时采样率越高，得到的波形结果越精细。如致远LAB6503逻辑分析仪最大定时采样率为1GHz，高速定时采样可达5GHz，其时间分辨率达200ps。（3）最大状态采样率

在进行状态分析时，逻辑分析仪采样时钟使用外部输入时钟，在外部时钟的驱动下进行数据的采样，外部输入时钟的最高频率决定了逻辑分析仪的最高状态采样率。（4）存储深度存储深度即存储容量，是指逻辑分析仪能够连续保存采样点的数量，存储深度越大能够观察的时间就越长，但由于高速存储器的价格都比较高，直接影响逻辑分析仪的成本。一般以每个通道可以存储的数据位数表示，单位为比特，一般为几十Kb到几十Mb。（5）触发方式

相比示波器，逻辑分析仪提供了丰富的触发模式，一般有边沿触发、电平触发、定时触发、码型触发、组合触发、协议触发和高级触发等模式。（6）输入电平变化范围输入电平变化范围越大，可测试的数字系统逻辑电平种类越多，一般支持TTL、CMOS、ECL、PECL、LVPECL及用户自定义电平等。（7）分析功能

逻辑分析仪对输入信号进行时序和状态的分析能力，主要包括针对UART、SPI、I2C、1-Wire、USB、CAN、ModBus等的总线分析和SD卡、CF卡等及其他高层协议的分析，针对处理器的反汇编分析等功能。2．逻辑分析仪的发展趋势①定时分析与状态分析结合在一起，分析速率、通道数等技术指标也不断提高。②分析速率更快。分析时间更长，因此要求存储深度更大，超过2MB／通道，甚至几十MB／通道。③加强数据处理分析功能，不仅能进行反汇编源代码显示，有的还可以进行高级语言的源程序显示；采用时间直方图监测程序各模块的执行时间，分析程序效率；用地址直方图监测程序模块活动情况，分析系统资源利用率。

④与时域测试仪器示波器的结合，逻辑分析仪只能进行逻辑时序分析，示波器能够观察波形，将两者集成在一起构成混合信号分析仪，以实现更强的测试分析能力。⑤向逻辑分析系统方向发展，逻辑分析系统包含测量部分和控

制部分，其中测量部分包括：逻辑定时分析仪、逻辑状态分析仪、数据发生器、模拟记录器（示波器），而控制部分包括显示、接口、数据处理等，实际上控制部分是由微机系统完成。表9.2目前主流逻辑分析仪的主要技术特性类别型号定时采样率高速定时采样率状态采样率数据通道数最大支持存储深度独立式逻辑分析仪数英SA8320100MHz35MHz32256Kb/每通道独立式逻辑分析仪OItekOLA2032B250MHz200MHz32512kb/每通道独立式逻辑分析仪安捷伦16823A1GHz4GHz450MHz10232M独立式逻辑分析仪泰克TLA62042GHz8GHz450MHz136128Mb/每通道模块化逻辑分析仪安捷伦16910A1GHz4GHz500MHz10232M模块化逻辑分析仪泰克TLA7BB46.4GHz50GHz1.4GHz136128Mb/每通道虚拟逻辑分析仪孕龙LAP-C(322000)200MHz100MHz322Mb/每通道虚拟逻辑分析仪致远LAB7504500MHz5GHz250MHz3464Mb/每通道⑥结构一般采用嵌入式PC为硬件平台，软件以Windows为平台，非常方便扩展和仪器的多样化，配以数字发生器模块和数字存储示波器模块，即可构成集激励源与测量仪器于一体的逻辑分析系统。9.2.7逻辑分析仪的应用逻辑分析仪检测被测系统，是用逻辑分析仪的探头检测被测系统的数据流，通过对特定数据流的观察分析，进行软硬件的故障诊断。1.逻辑分析仪在低速信号时序分析中的应用LCD在嵌入系统中应用广泛，操作时序简单，一般用微控制器完成读写操作，如图9.19所示是常见LCD模块的读操作时序图，TAS为RS、R/W信号建立时间，TAS≥10ns；TAH为RS、R/W信号保持时间，TAH≥20ns；TDDR是数据延迟时间，TDDR≤260ns。图9.19LCD模块读操作时序图利用致远逻辑分析仪LA1432获取的LCD模块实际时序图如图9.20所示，根据波形可测得TAS=38ns,TDDR=56ns，都符合数据手册的时序要求，但是TAH=4ns，并不符合TAH≥20ns的时序要求。虽然LCD模块可能正常工作，但实际上存在时序不满足要求的隐患，一旦工作环境发生改变，可能会出现显示故障。时序问题对于许多嵌入式设计来说是相当常见的，故障排除可能是一个耗时的任务。只有全面了解被测电路的工作原理和时序要求，并正确选择逻辑分析仪采样率和触发方式才能确保捕捉到正确的信号，快速找到时序隐患和问题，从而简化和加快电路设计与调试进程。2.逻辑分析仪在UART协议分析中的应用逻辑分析仪软件UART协议分析按照标准的串行传输协议对数据进行解码，支持波特率、数据帧位数（5～8位）、停止位(1或2位)和校验位的设置，可分别对RXD引脚和TXD引脚，或同时对两个引脚的数据进行解码分析，图9.21为致远LA系列逻辑分析仪的UART总线解码设置界面，在实际应用时，逻辑分析仪的采样频率至少为UART波特率的10倍，这样减少采样偏差的影响，可获得比较理想的解码效果。图9.22UART发送数据解码波形图图9.22为LA1432逻辑分析仪采集UART发送的数据，并利用UART总线分析插件对采集到的数据进行分析解码，解码数据为“HelloWorld！”。9.3

可测试性设计（简介）9.3.1

概述随着超大规模集成(VLSI)芯片的集成度越来越高，而供外部测试的引脚却相对很少，测试越来越困难，使芯片测试要付出比芯片的设计和生产更高的代价。为此，人们开始认识到，传统的系统设计人员主要考虑系统的逻辑功能，而测试人员再根据已设计好的系统来研究测试方法，这种状况会使测试的开销在系统设计中占有的比例急剧增长，因而测试问题不再是个附属的次要问题，根本的解决方法是在进行系统设计时就要同时考虑到测试的需求，以提高系统的可测试性，这就是可测性设计。可测性设计要研究的主要问题是：什么样的结构容易作故障诊断；什么样的系统，测试时所用的测试矢量既数量少，产生起来又比较方便；测试点和激励点设置在什么地方，设置多少，才能使测试比较方便而开销又比较少等。下面分别依次介绍的扫描设计技术、内建自测试技术及边缘扫描测试技术，这些技术均属于结构可测性设计方法。可测试性设计（DFT：DesignForTestability）的目标为：（1）所设计的电路和系统方便进行测试；（2）可测性设计所引起的附加硬件代价应尽量小；（3）附加电路尽量不影响原电路的功能和性能；（4）设计方法应具有较广的适应面。按照产品的结构层次，可测试性设计可以分为芯片的可测试性设计、电路模块的可测试性设计、系统级可测试性设计和软件的可测试性设计等。可测试性设计是指在系统、分系统、设备、组件和部件的设计过程中，通过综合考虑并实现测试的可控性与可观测性、初始化与可达性、机内测试（BIT，Built-inTest）以及和外部测试设备兼容性等，达到测试性要求的设计过程。9.3.2可测试性设计技术的发展阶段按可测试性机制的特点及出现时间，大体可以分为四个发展阶段：（1）第一代DFT技术：特定目标可测试性设计（2）第二代DFT技术：结构化可测试性设计（3）第三代DFT技术：基于边界扫描机制的标准化设计（4）第四代DFT技术：递阶集成BIT技术结构化可测试性设计通常采用扫描设计和内建自测试（BIST，Built-In-SelfTest）的方法进行，边界扫描机制提供了一种完整的、标准化的可测试性设计方法。递阶集成BIT(HIBIT：HierarchicalandIntegratedBuilt-InTest)是一种新型的系统级可测试性设计策略，9.3.2

扫描设计技术1.扫描通路法扫描设计技术是解决存储元件可测试性的有效方法，它不仅使时序电路的测试得到简化，而且还可使电路能够自检，从而显著提高系统的可测试性。图9.23同步时序电路的一般模型图9.24一般扫描通路的设计扫描通路法的基本原理是把一个集成电路内所有状态存储器件串接起来组成一个移位寄存器，便于从外部地控制并直接观察这些状态存储器件中的内容。

IC1状态存储器IC2状态存储器外部检测状态存储器IC1状态存储器

大规模集成电路移位寄存器扫描通路法原理示意图电子灵敏扫描设计的关键部件是串行移位寄存器，图9.25是移位寄存器的结构框图，它包含两个锁存器L1和L2，L1是正常工作的状态存储器件，具有系统数据输入D、系统时钟CLK输入和系统数据输出Y1。2.电平灵敏扫描设计图9.25移位寄存器结构9.3.3

内建自测试技术1.概述内建自测试（Built-InSelfTest，简称BIST）的基本思想是将测试激励生成和测试响应分析集成入被测电路或系统中。在BIST中通常使用特征分析将大量的测试响应压缩成少许几位构成的特征。在测试结束后，通过比较被测电路的实际特征和预先计算或模拟获得的无故障电路特征，以决定被测电路是否存在故障。图9.26BIST的一般结构2.基于扫描BIST图9.27基于扫描的BIST结构BIST控制单元的模式计数器用来记录已施加多少个测试矢量，位计数器用来记录一个测试矢量已有多少位移入扫描链。3.基于时钟BIST图9.29基于时钟的BIST结构该方案为并行的，每一个时钟周期完成一次测试矢量的施加和测试响应的捕获，通常采用伪随机序列发生器作为测试矢量生成器，以及用一个多输入特征寄存器MISR作为测试响应分析器。9.3.4边界扫描测试技术

边界扫描测试技术作为一种新兴技术，具有附加测试资源少，对器件和电路本身的性能影响小等特点，迅速得到了发展并广泛地用于电子设计与制造领域。边界扫描测试技术的应用提高了器件的可控性和可观察性，起到了“虚拟探针”的作用，解决了现代电子技术发展带来的测试问题。该测试技术的应用有效提高了电路的可控性和可观测性，提高了故障覆盖率，减少了故障诊断时间，具有良好的性价比，已日益成为可测试性设计中应用最为广泛的技术之一。边界扫描测试技术为芯片级、电路板级和系统级的测试注入了新的活力，为现代电子系统设备、军事电子装备、武器系统的开发与测试提供了新的理论与技术支持，有效解决了复杂、高密度电路系统的测试问题，提供了一套完整的、标准化的数字电路可测试性设计方法，有效解决了传统测试方法难以解决的测试问题，具有很好的应用前景。1.边界扫描测试标准（1）数字系统边界扫描测试标准－IEEE1149.1图9.29测试逻辑结构图边界扫描的核心思想是在芯片管脚和芯片内部逻辑之间，即紧挨元件的每个输入、输出引脚处增加移位寄存器组，在电路板的测试模式下,寄存器单元在相应的指令作用下，控制输出引脚的状态，读入输入引脚的状态，从而允许用户对电路板上的互连进行测试。（2）混合信号电路边界扫描测试标准－IEEE1149.4图9.30混合信号器件边界扫描测试逻辑结构IEEE1149.4标准与IEEE1149.1标准的完全兼容，对混合信号电路中的数字部分，使用IEEE1149.1标准的规定进行边界扫描测试；而对混合信号电路中的模拟部分，IEEE1149.4标准专门规定了特殊的边界扫描结构来实现模拟电路的边界扫描测试，即实现模拟虚拟探针测试。

（3）模块测试与维护总线标准－IEEE1149.5图9.31系统级边界扫描测试结构该标准详述了一个串行的模块测试和维护总线结构，提供一个标准化的背板模块测试和维护界面，用于将来自不同设计厂商的可测试模块集成到一个可测试和可维护的子系统中。（4）高级数字网络边界扫描测试标准－IEEE1149.6图9.32高级数字网络边界扫描器件结构提供了一种完整的、标准化的可测性设计方法。（5）双引脚测试与调试接口边界扫描标准－IEEE1149.7图