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文档简介
ProcessFlowinaWaferFabTest/SortImplantDiffusionEtchPolishPhotoCompletedwaferUnpatternedwaferWaferstartThinFilmsWaferfabrication(front-end)第五单元:集成技术简介
第十一章:基本技术(Ch15)11.1. 隔离技术(Isolation)
(介绍多种隔离技术)11.1.1.PN结隔离(最早实现的隔离技术)(Junction-isolation,p401,) 1)原理:利用PN结反向特性实现元、器件单元间的电隔离。标准的PN结隔离工艺包括一次外延、二次扩散形成隔离岛。2)基本工艺流程:3)工艺中的几个考虑 衬底材料和外延层的电阻率(P.402~403) (结深和外延层的推进) 埋层扩散杂质源As、Sb 隔离扩散深度 厚的隔离扩散氧化 外延层的厚度(外延层反扩散、埋层反扩散和氧化消耗)4)PN结隔离的优缺点方法简单、容易实现; 隔离不理想,有漏电流(nA级、耐压几十伏)PN结电容寄生效应,导致各电容之间的耦合,因而不宜做高频器件。横向扩散、耗尽区和隔离墙等,使晶体管的面积只占整个隔离岛的30~40%,集成度不高。抗辐射能力差5)改进方案:对通隔离:三次掩蔽隔离:无外延、横向晶体管集电极扩散隔离: 其它:保护环隔离、基极扩散隔离、双外延隔离、自隔离等。11.1.2.介质隔离(Oxide-isolation) 主要的方法是,反向外延二氧化硅介质隔离。1)工艺流程(Fig.15.14)2)优缺点: 寄生电容小 击穿电压高、漏电流小 容易制造互补电路 抗辐射能力强 厚度均匀性不易精确控制 工艺复杂,成本高 隔离槽占用面积大(横向腐蚀)(使用不如PN结隔离广泛)3)V型槽介质隔离利用各向异性腐蚀剂对硅片进行腐蚀;V(100)>V(111),(30倍);对(100)面腐蚀,形成沿(111)面的V型槽;槽宽为光刻掩膜宽度。11.1.3.PN结—介质混合隔离(等平面隔离)利用氮化硅的掩蔽,进行局部氧化形成隔离。1)工艺流程2)特点:芯片面积减小寄生电容减小表面平整,利于多层布线工艺较复杂,长时间高温氧化使n+埋层反扩散严重。3)V型槽氧化隔离(缺点?)以上介绍的是双极型IC的隔离,MOS型IC的隔离要简单得多,因而集成度高。 11.1.4.局部氧化隔离(LOCOS)(基本标准技术)(pages404~407)沟道沟道?沟道1)工艺:Si3N4掩蔽下的局部氧化(高压氢氧合成或水汽氧化)通常SiO2缓冲层厚20~60nm,Si3N4膜厚100~200nm,B离子场注入掺杂增强隔离效果。2)在进一步缩小尺寸后,表现出的缺点: “鸟嘴”过长; 高剂量的场注入在高温氧化中的横向扩散严重; “鸟嘴”形状进一步改善; 非全平面化;3)一些改善措施 多晶硅缓冲法(PBL) 浅沟槽隔离(Trench-isolation,15.3) 其它。。。 浅(深)沟槽隔离(Trench-isolation,15.3) 其它。。。Fig.15.10and15.1311.1.5.SOI技术1)注氧隔离(SIMOX)2)直接键合11.2.平坦化工艺与多层内连线(15.10)原因:高低起伏的介质膜使光刻聚焦产生困难,布线及多层布线的可靠性降低。因而,需要使生长的介质膜平坦化。(Fig.15.33)在第一层金属(Al)布线前,可采用前面介绍过的BPSG热熔流法(~900°C)。金属间的介质膜生长一般应低于450°C。1)旋涂玻璃法(SOG)2)化学机械抛光(CMP)3)钨塞和高温合金铝 多层布线的目的:结构紧凑、RC延时小 (15.9MultilevelMetallization)11.3.阱结构P阱、N阱、孪生阱、倒置阱离子注入+扩散再分布推进扩散自对准工艺11.4.自对准工艺 由于沟道尺寸的缩小,栅电极,源、漏电极和钝化层制作的套刻精度很难保证。自对准工艺解决了这一问题。自对准技术越来越多地用于ULSI制造。最早和最广泛使用的是多晶硅栅自对准工艺Si栅Al栅
p-Si、n-Si、SiO2、SiO2、多晶Si、Al、BPSGAl栅的困难
由于沟道尺寸的缩小,栅电极,源、漏电极和钝化层制作的套刻精度很难保证。
p-Si、n-Si、SiO2、SiO2、多晶Si、Al、BPSGSi栅自对准解决方案
p-Si、n-Si、SiO2、SiO2、多晶Si、Al、BPSGSi栅的器件功能:浮栅——可读写习题:5分 写(绘)出Si栅MOS和Al栅MOS器件从衬底单晶片到金属化(布线)的工艺流程图,标出工序的名称(目的)。前面已介绍了TiSi2工艺,通常与多晶硅栅自对准工艺联合使用。这样可以实现感应栅MOS结构、可读写MOS存储单元等。11.5.浅结 采用浅结源、漏的主要原因是减小短沟道效应和提高隔离效果。工艺:1)离子注入:即使注入能量为10keV结深仍偏深。而能量低于10keV后,无法得到稳定的离子束流。对策:表面预非晶化;(目前Sb离子最重要) 分子团簇(如:BF2)注入;2)掺杂沉积层扩散(掺杂多晶硅、掺杂二氧化硅再分布)11.6.漏极工程(p464) 由于尺寸的缩小,漏极附近的电场增大,可能导致对栅的电注入。改善方法:轻掺杂漏极(LDD) 轻掺杂区的杂质浓度低于阱区原理:与PowerMOS中的LDMOSFET相似Fig.16.1911.7.局部互连特点:如:利用TiSi2自对准硅化形成的可导电的TiN膜。工艺综合利用的优点。11.8.金属化
例:csmc
6寸标准0.6um单多晶单
金属后段工艺介绍及优化0142021006肖玉洁2005.5.22后段工艺流程简介GO后段工艺问题描述GO设计规则要求与实际工艺能力GO方法论证GO实验步骤GO结论GO致谢GO工艺流程介绍BACK后段工艺是从做好有源区后淀积介质开始的。介质淀积的是两层,一层BPTEOS,一层TEOS。BPTEOS能提高流动性,吸气,阻挡湿气。在下面淀积TEOS的目的是防止B、P进入衬底。然后介质回流。接下来进行孔腐蚀,先各向同性腐蚀出碗口,再各向异性腐蚀出直孔。然后淀积金属层,先淀积Ti减小接触电阻,再淀积AlSiCu防止Al、Si互溶和改善电迁移现象。然后再淀积α-Si作抗反射层。最后淀积钝化层。后段工艺问题描述由上面的图我们可以知道导致低良率问题出现的原因是铝包不住孔的问题
6S06SPSM工艺中的一个产品在一段时间内的良率变化BACK设计规则要求与实际工艺能力设计规则要求:Al的最小条宽是0.9um孔的最小尺寸是0.6um根据科学计算要求overlap为0.3um实际工艺能力:Al的最小条宽是0.8um孔的最小尺寸是0.74um根据科学计算实际overlap为0.372um由于overlap的差异必然使6S06SPSM工艺出现问题BACK方法论证增大铝条宽
在更改菜单以后,良率回升了一段时间。但是在一两个月以后,良率再次变得很低,通过分析发现此次的低良率是由于去ARC时腐蚀到衬底的undercut现象引起的,这个是增大铝条宽不能解决的。减小孔的尺寸GO冷铝换成热铝
GO孔的制作工艺如下:ADI是光刻条宽,AEI是腐蚀条宽。因为我们的孔做得只是有点过暴光,所以减小ADI的可能性不大。减小AEI就得增大光刻胶的选择比。因此,要减小孔的尺寸就是要找到选择比更大的胶。减小孔的尺寸BACK冷铝换成热铝因为冷铝用的抗反射层是α-Si,在铝腐蚀之后,要进行一次对ARC的腐蚀,这步可能导致undercut现象。而热铝的ARC使用的是TiN,在铝腐蚀以后不用专门去掉它,因此不存在undercut现象。此外,热铝的台阶覆盖率比冷铝更好,相同的情况下,热铝更不容易出现铝包不住孔现象。BACK实验步骤
减小孔的尺寸实验GO
冷铝换成热铝实验GO减小孔的尺寸实验我们选用不同光刻胶,在不同的前烘温度下,不同的腐蚀菜单做了孔腐蚀实验。由图可见,最小的AEI大概为0.72um左右,而我们现阶段已经达到这个水平,所以目前增大选择比来做小AEI进展不大。BACK冷铝换成热铝实验图中C表示冷铝,H表示热铝,由图可见热铝良率很好,虽说分片批次中冷铝的良率也很高,但这是由于我们对冷铝采取临时流片控制:铝套刻控制在±0.12(正常±0.15),收紧套刻规范会导致光刻返工率增加,影响产能,增加成本及客户交期;去ARC时间控制在12秒,这样ARC残留风险增加。这些都是量产所不能容忍的。BACK结论1.
量产之后,逐渐暴露出铝包孔问题,最初的分析是AL换胶增大条宽。在改完胶之后,良铝曾稳定了一段时间。但在设备、工艺发生波动的情况下,问题将会再次显露出来。2.
近期多个产品良率下降,发现是去ARC导致的
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