第05章 微型计算机存储器接口技术

第五章微型计算机存储器接口技术5.1存储器概述存储器是微型计算机系统中用来存放程序和数据的基本单元或设备。一、存储器的分类按存储介质分：半导体存储器、磁介质存储器和光存储器。按存储器与cpu的耦合程度分：内存和外存1.半导体存储器的分类

a.双极型存储器; b.MOS型存储器2.按存取方式分类（1）随机存取存储器RAM

a.静态RAMb.动态RAM(一)半导体存储器的分类及特点（2）只读存储器ROMa.掩模式ROM；b.熔炼式可编程的PROM，c.可用紫外线擦除、可编程的EPROM;d.可用电擦除、可编程的E2PROM等。e.闪速存储器（FlashMemory）：简称闪存闪存：FlashMemory特点：非易失性存储器，可在系统电可擦除和可重复编程闪速存储器的技术分类：全球闪速存储器的主要供应商有AMD、ATMEL、Fujistu、Hitachi、Hyundai、Intel、Micron、Mitsubishi、Samsung、SST、SHARP、TOSHIBA，由于各自技术架构的不同，分为几大阵营。

NOR技术

NANDAND技术

由EEPROM派生的闪速存储器3.按在微机系统中位置分类

1.存储容量存储容量是指存储器所能存储二进制数码的数量，存储容量=存储字数(存储单元数)×存储字长(每单元的比特数)例如，某存储芯片的容量为1024×4，即该芯片有1024个存储单元，每个单元4位代码。2.存取速度存取时间是指从启动一次存储器操作到完成该操作所经历的时间，也称为访问时间。 存取速度也可用存取周期或数据传输速率来描述.二、存储器的主要性能指标衡量半导体存储器性能的主要指标有存储容量、存取速度、功耗和可靠性。3.功耗和体积功耗通常是指每个存储元消耗功率的大小，单位为微瓦/位（µW/位）或者毫瓦/位（mW/位）体积和功耗越小越好.4.可靠性可靠性一般是指对电磁场及温度变化等的抗干扰能力，一般平均无故障时间为数千小时以上。三、内存的基本组成地址译码器存储矩阵数据缓冲器012n-101m……控制逻辑…CSR/Wn位地址m位数据图6.2存储芯片组成示意图①地址译码器：接收来自CPU的n位地址，经译码后产生2n个地址选择信号，实现对片内存储单元的选址。②控制逻辑电路：接收片选信号CS及来自CPU的读/写控制信号，形成芯片内部控制信号，控制数据的读出和写入。③数据缓冲器：寄存来自CPU的写入数据或从存储体内读出的数据。④存储体：是存储芯片的主体，由基本存储元按照一定的排列规律构成。一、静态RAMRAM通常用来存储当前运行的程序和在程序运行过程中需要改动的数据。相对于DRAM,SRAM具有速度快，接口简单、读写操作简便等特点，但其存储容量下，价格也偏高，故通常在多级存储系统中被用于构成cache存储器。5.2随机存储器•A0~A7：地址信号的输入引脚，用来分时接收CPU送来的8位行、列地址；

•RAS：行地址选通信号输入引脚，低电平有效，兼作芯片选择信号。当为低电平时，表明芯片当前接收的是行地址；•CAS：列地址选通信号输入引脚，低电平有效，表明当前正在接收的是列地址(此时应保持为低电平)；•WE

：写允许控制信号输入引脚，当其为低电平时，执行写操作；否则，执行读操作。•DIN：数据输入引脚；•DOUT：数据输出引脚；•VDD：十5V电源引脚；•

Css：地；•N/C：未用引脚

NCCINWERASRASA0A1A2ADD182164DRAM……169VSSCASDOUTA6A3A4A5A7引脚排列图二、DRAM1.芯片特性

Intel2164是一种存储容量为64K×1位、最大存取时间为200ns、刷新时间间隔为2ms的DRAM芯片。2.接口方法DRAM控制器一般由如下部分组成：①地址多路开关：由于要向DRAM芯片分时送出行地址和列地址，所以必须具有多路开关，把来自CPU的地址变成行地址和列地址分两次送出。②刷新定时器：用来定时提供刷新请求。③刷新地址计数器：提供刷新的地址，每刷新一行，计数器自动加1，全部行刷新一遍后自动归零，重复刷新过程。④仲裁电路：当来自CPU的访问存储器请求和来自刷新定时器的刷新请求同时产生时，对二者的优先权进行裁定。⑤时序发生器：提供行地址选通信号RAS、列地址选通信号CAS和写允许信号WE，以满足对存储器进行访问及对芯片进行刷新的要求。三、存储器扩展技术对于存储体中存储单元的排列方式，通常分为字结构方式和位结构方式两种。字结构方式：指芯片上所有的存储元排列成不同的存储单元，每个单元一个字，每个字的各位在同一芯片内。如：1K*8位结构方式：指芯片上所有的存储元排列成不同的存储单元，每个单元一位，即所有存储元排列成不同字的同一位。如：8K*1例1

用1K×4的2114芯片构成lKB的存储器系统

分析：

由于每个芯片的容量为1K，故满足存储器系统的容量要求。但由于每个芯片只能提供4位数据，故需用2片这样的芯片，它们分别提供4位数据至系统的数据总线，以满足存储器系统的字长要求。

设计要点：将每个芯片的10位地址线按引脚名称一一并联，按次序逐根接至系统地址总线的低10位。数据线则按芯片编号连接，1号芯片的4位数据线依次接至系统数据总线的D0-D3，2号芯片的4位数据线依次接至系统数据总线的D4-D7。两个芯片的WE端并在一起后接至系统控制总线的存储器写信号（如CPU为8086/8088，也可由和／M或IO/的组合来承担）。CS引脚也分别并联后接至地址译码器的输出，而地址译码器的输入则由系统地址总线的高位来承担。

当存储器工作时，系统根据高位地址的译码同时选中两个芯片，而地址码的低位也同时到达每一个芯片，从而选中它们的同一个单元。在读/写信号的作用下，两个芯片的数据同时读出，送上系统数据总线，产生一个字节的输出，或者同时将来自数据总线上的字节数据写入存储器。

目前广泛使用的典型EPROM芯片有Intel公司生产的2716、2732、2764、27128、27256、27512等;其容量分别为2K×8位至64K×8,512K×8位;封装形式:前两种为24脚双列可直插式封装，后几种为28脚双列直插式封装。5.3只读存储器一、可擦除可编程的ROMEEPROM的读写操作与SRAM,EPROM基本相同，不过变成写入的时间较长，写入一个字节需1-5ms。在大量的内容需要修改时，花费时间较多。因EEPROM是非易失存储器，而且可以在线擦除和写入，因而非常适合在嵌入式系统中用于一些偶尔需要修改的少量的参数。二、电可擦除可编程的ROM三、闪速存储器1、闪存的组织结构闪存有两种组织结构：按页面组织和按区块组织。按页面组织：按页面组织的闪存，其内部有一页缓存。闪存的存储体按页面组织，页缓存的大小与存储体的页大小一致，速度快。按区块组织：按区块组织的闪存，提供字节、区块和芯片擦除能力，编程较灵活。在微型系统中，CPU对存储器进行读写操作，首先要由地址总线给出地址信号，选择要进行读/写操作的存储单元，然后通过控制总线发出相应的读/写控制信号，最后才能在数据总线上进行数据交换。所以，存储器芯片与CPU之间的连接，实质上就是其与系统总线的连接，包括：

•地址线的连接；

•数据线的连接；

•控制线的连接；在连接中要考虑的问题有以下几个方面：5.4存储器与CPU的连接一、存储器接口应考虑的几个问题1.存储器与CPU之间的时序配合CPU在取址和存储器读或写操作时，是有固定时序的，用户要根据这些来确定对存储器存取速度的要求，或在存储器已经确定的情况下，考虑是否需要Tw周期，以及如何实现。2.CPU总线负载能力;在设计CPU芯片时，一般考虑其输出线的直流负载能力，为带一个TTL负载。现在的存储器一般都为MOS电路，直流负载很小，主要的负载是电容负载，故在小型系统中，CPU是可以直接与存储器相连的，而较大的系统中，若CPU的负载能力不能满足要求，可以（就要考虑CPU能否带得动，需要时就要加上缓冲器，）由缓冲器的输出再带负载。3.存储芯片的选用：包括存储器容量及存储器空间的安排内存通常分为RAM和ROM两大部分，而RAM又分为系统区(即机器的监控程序或操作系统占用的区域)和用户区，用户区又要分成数据区和程序区，ROM的分配也类似，所以内存的地址分配是一个重要的问题。另外，目前生产的存储器芯片，单片的容量仍然是有限的，通常总是要由许多片才能组成一个存储器，这里就有一个如何产生片选信号的问题。

芯片类型的选用芯片型号的选用4数据总线宽度数据总线宽度也是存储器结构的决定因素。如：对8位数据总线的系统，其存储空间是一个存储体，每个存储单元存放1个字节，存储芯片内存储器地址是连续的；对16位数据总线的系统，存储空间被分为两个存储体，偶存储体占用偶存储空间，奇存储体占用奇存储空间，而每个存储体地址空间是不连续的。二、存储器地址译码方法1.片选控制的译码方法常用的片选控制译码方法有线选法、全译码法、部分译码法和混合译码法等。

存储器的地址译码是任何存储系统设计的核心，目的是保证CPU能对所有存储单元实现正确寻址。存储器的地址译码被分为片选控制译码和片内地址译码两部分。（1）1KBCS（2）1KBCS（3）1KBCS（3）1KBCS1111A10A11A13A12A0~A9图5.4线选结构示意图（1）线选法当存储器容量不大，所使用的存储芯片数量不多，而CPU寻址空间远远大于存储器容量时，可用高位地址线直接作为存储芯片的片选信号，每一根地址线选通一块芯片，这种方法称为线选法。优点：连线简单，片选控制无需专门的译码电路。缺点：（1）当存在空闲地址线时，由于空闲地址线可随意取值1或0，故将导致地址重叠。（2）整个存储器地址分布不连续，使可寻址范围减小。（2）全译码法将低位地址总线直接与各芯片的地址线相连，高位地址总线全部经译码后作为各芯片的片选信号。

8KB(2)CS

8KB(1)CS

8KB(8)CS3-8译码器A0~A12A13~A15Y0Y1Y7…图5.5全译码法结构示意图….全译码法可以提供对全存储空间的寻址能力。当存储器容量小于可寻址的存储空间时，可从译码器输出线中选出连续的几根作为片选控制，多余的空闲下来，以便需要时扩充.优点：存储器的地址是连续的且唯一确定的，即无地址间断和地址重叠。（3）部分译码法

将高位地址线中的一部分进行译码，产生片选信号。常用于不需要全部地址空间的寻址能力，但采用线选法地址线又不够用的情况。

8KB(2)CS

8KB(1)CS

8KB(3)CS2-4译码器A0~A12A13~A14Y0Y1Y4…

8KB(4)CSA15(不参加译码）(4)混合译码法

将线选法与部分译码法相结合的一种方法。该法将用于片选控制的高位地址分为两组，其中一组的地址采用部分译码法，经译码后的每一个输出作为一块芯片的片选信号；另一组地址则采用线选法，每一位地址线作为一块芯片的片选信号。

2KB(8)CS

2KB(1)CS

2KB(9)CS3-8译码器A0~A10A11~A13Y0Y1Y7…

2KB(10)CSA15….11A14缺点：与线选法相同，存在地址重叠和地址不连续的问题。2、地址译码电路的设计

存储器地址译码电路的设计一般遵循如下步骤：

①根据系统中实际存储器容量，确定存储器在整个寻址空间中的位置；②根据所选用存储芯片的容量，画出地址分配图或列出地址分配表；③根据地址分配图或分配表确定译码方法并画出相应的地址位图；④选用合适器件，画出译码电路图。例1：某微机系统地址总线为16位，实际存储器容量为16KB，ROM区和RAM区各占8KB。其中,ROM采用2KB的EPROM,RAM采用1KB的RAM,试设计译码电路.设计的一般步骤:①该系统的寻址空间最大为64KB，假定实际存储器占用最低16KB的存储空间，即地址为0000H~3FFFH。其中0000H~1FFFH为EPROM区，2000H~3FFFH为RAM区。2KB2KB2KB2KB1KB1KB1KB1KB1KB1KB1KB1KB0000H20