ASIC设计复习资料

一.需掌握的概念1.Bottom-up（自底向上）自工艺开始，先进行单元设计，然后逐步向上进行功能块、子系统设计，直至最终完成整个系统设计。2.Top-down（自顶向下）首先进行行为设计，其次进行结构设计、把各子单元转换成逻辑图或电路图，最后将电路图转换成版图。3.IntegrationLevel（集成度）是以一个芯片所包含的元件(晶体管或门/数)来衡量。是为了提高集成度采取了增大芯片面积、缩小器件特征尺寸、改进电路及结构设计等措施。从电子系统的角度来看，集成度的提高使IC进入系统集成或片上系统(SoC)的时代4.FeatureSize(特征尺寸)特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。减小特征尺寸是提高集成度、改进器件性能的关键。特征尺寸的减小主要取决于光刻技术的改进5.芯片面积(ChipArea)

随着集成度的提高，每芯片所包含的晶体管数不断增多，平均芯片面积也随之增大。芯片面积的增大也带来一系列新的问题。如大芯片封装技术、成品率以及由于每个大圆片所含芯片数减少而引起的生产效率降低等。但后一问题可通过增大晶片直径来解决。6.设计规则检查中的基本定义：

d1内间距：距离落于本图形内部

d2外间距：距离落于有关图形外部(同一图形和不同图形)

d3内外距：距离落于一个图形内部和另一个图形外部

d4内内距：距离落于两个不同层图形内部7.DRC（设计规则检查）

包括最小线宽、最小图形间距、最小接触孔尺寸、栅和源漏区的最小交叠等。8.ERC（电气规则验证）

检测有没有电路意义的连接错误，如短路、开路、孤立布线、非法器件等，介于设计规则与行为级分析之间，不涉及电路行为。

9.设计规则(规整格式)：把绝大多数尺寸规定为某一特征尺寸“”的某个倍数。给出一个最小单位，几何设计规则中的其他所有数据都以λ的倍数表示10.逆向设计描述又称解剖分析，即对实际芯片进行腐蚀、照相，从得到的版图进行逻辑提取，进而分析其基本功能及原理以期获得原设计思想。(1)样品分析与测试(2)解剖管芯(3)管芯平面图的获得(4)拼图(5)电路图提取(6)电路仿真(7)转入正向设计中的版图阶段(8)纵向尺寸提取(9)测试产品的电学参数11.DRC中的几种规则：Width:最小线宽ExactWidth:精确宽度Space1:同层最小间距(d)Space11:不同层最小间距(e)Space21:两个不同层的交集与第三层的最小间距(f)Surround:某层被另一层四周包含时每边环绕间距12.Hardcore(硬IP，也称硬核)

是针对某一工艺完成的版图设计，并经过后仿真和投片验证。硬核已完成了全部的前端和后端设计，制造也已确定。它的特点是灵活性最小，知识产权的保护比较简单。13.Softcore(软IP，也称软核)是包括逻辑描述(RTL和门级VerilogHDL或VHDL代码)、网表和不能物理实现的用于测试的文档方式存在的IP，是一段可综合的高级语言（用C语言或硬件描述语言完成）源程序，用于功能仿真。14.FirmCore(固核)通常是以仿真后的完整RTL代码和对具体工艺的网表混合描述的形式，提供给系统设计者。因此IP模块提供者的知识产权不易保护，系统设计者可以根据特殊需要对IP模块进行改动，因此系统设计者乐于接受固件IP模块。固核是一种介于软核和硬核之间的IP，通常以RTL代码和对应具体工艺网表的混合形式提供。15.Macro：宏，宏单元16.Block：模块，块

17.SOI/CMOS电路利用绝缘衬底的硅薄膜(SilicononInsulator)制CMOS电路，能彻底消除体硅CMOS电路中的寄生可控硅结构18.DIP：双列直插式封装19.ZIP：单边交错直插式封装20.PGA：针栅阵列式封装21.可测性设计DFT：(designfortestability)是要在原有的设计中加一些额外的电路模块来实现自动测试。22.内建自测试BIST(builtinself-test)：一种可测性设计(DFT)技术,在此技术中测试(测试产生与测试应用)是通过内建的硬件功能完成的。23.故障模型:用一个固定0(s-a-0)或固定1(s-a-1)来模仿一个故障门的输入24.桥接故障:指由于发生了不应有的信号线连接而导致的逻辑错误。对于电源和地线的连接错误将导致固定型故障,一般的桥接故障是除了对电源和地短接以外的连接性错误25.内建逻辑模块观测器BILBO：(built-inlogic-blockobserver)。在测试模式下，它可以自动地实现测试，并给出一个二进制的输出信号，如果所有的电路功能正确，输出为正确值，否则为错误值

二.需要掌握的原理1.SoC芯片设计的主要特点有以下几项：①芯片的软件设计与硬件设计同步进行；②各模块的综合与验证同步进行；③在综合阶段考虑芯片的布局布线；④只在没有可利用的硬模块或软宏模块的情况下重新设计模块。2.主要的IP提供商：ARM，Synopsys，ARMArtisan，MIPS，Mentor.3.硬IP的优势：硬IP是IP的设计在布局布线后，经过了详细的功优验证与测试过程。部分IP还经过了投片验证与测试，所以IP的功能有非常可靠的保证。一般在设计芯片时，大约60-70％的时间，花费在芯片设计的功能与时序验证上。所以应用硬IP进行设计可以显著地节省设计时间。4.应用硬IP进行设计的缺陷：a.严重依赖设计时所参照的加工工艺。当设计工艺改变时，硬IP的适应性非常差。b.芯片的面积会较大。硬IP的版图必须作为模块直接安放在芯片版图中，而基于模块的设计所得到的芯片面积，通常比将模块打碎后，进行布局布线得到的芯片面积大。c.硬IP的设计是完全无法更改的，因此其应用范围也受到了一定的限制。5.SoC芯片的系统设计流程包括以下五个步骤。(1)系统规范：芯片的功能要求、性能要求，芯片的成本与芯片的设计时间，并建立系统的预备规范。(2)模型细化与测试：建立可执行系统描述的验证环境，验证系统描述的功能并进行算法的性能评价。(3)系统的软硬件划分：确定哪部分运算由软件实现，哪部分运算由硬件实现.确定软硬件间的接口，设计两者间的通信协议。(4)模块定义：将硬件功能划分为不同的宏模块，各模块的功能由IP实现或需重新设计。(5)系统功能模型与软硬件混合模拟：建立一个硬件行为模型与软件模型，建立一个可靠的硬件与软件的可执行功能描述，验证后续设计工作的结果。6.SoC的优点降低功耗：SoC中的大量信号在片内传输减少系统体积：把PCB上的多个芯片集成到一个芯片上提高速度：芯片内部信号传输距离短节省成本：IP的复用可以在一定程度上降低成本丰富系统功能：SoC内部可以集成更多的功能元件和模块7.可重用设计面向一般性问题设计面向多种工艺设计面向多种仿真器设计面向标准接口设计提供独立的验证验证要达到高度可信对于IP核的应用和限制给予全面说明8.嵌入式IP核:指可编程IP模块，主要是CPU与DSP，通用模块则包括存储器、存储控制器，通用接口电路，通用功能模块等。9.SoC芯片设计的技术优势(1)芯片的工作速度SoC芯片中可以集成大量的存储器，使大部分存取数据的工作集中在芯片内部，极大地提高系统的性能。(2)芯片的功耗特性SoC芯片功耗特性的优越性主要体现在系统功耗上。功耗特性改善的主要因素同样是在数据的传输方面。(3)系统的可靠性SoC芯片将系统的大部分功能单元集成在单芯片上，可以大大简化PCB的没计，进一步减少焊点的数量，提高系统可靠性。(4)芯片的生命周期与适用范围几乎所有的SoC芯片都包含大量的可编程器件，如CPU与DSP，有些芯片的数据通路也是软结构，可以在外部通过设置寄存器改变运算方式，其生命周期与应用范围都被大大地拓展了。10.SoC设计平台包括以下内容：第一，一组IP，这些IP经过投片检验和测试，而且在平台上使用过或者经过在平台上的试验；第二，系统上运行的软件包；第三，支持芯片样品设计和检验的开发系统等；每一个平台都有明确的硬件和软件结构，硬件结构包括总线结构、电源线的配置、时钟系统等，软件结构包括操作系统、通信方式等。11.可复用电路模块库应该有以下6个特点：(1)良好的搜索机制：模块库有搜索引擎几分类，使设计人员可方便查找(2)完整的接口文档和模块接口：文档应该非常完整,设计人员在使用模块时主要关心模块的对外接口，内部代码是次要的.(3)严格的质量标准:模块库的质量必须有严格的保证，每个库单元在放入模块库之前都必须仔细地评价，保证其功能正确、文档说明完整.(4)良好的可适用性：有一种比较标准的模块连接方式。(5)多种类的存储模块(6)模块库的更新：适应新的工艺流程与新的设计软件设计方法设计工具设计特点第一代CAD（computeraideddesign）16位小型机以交互式图形编辑和设计规则检查为特点的物理级设计第二代CAE（computer-aidedengineering）工程工作站（32位）较完整的设计系统：逻辑图输入、测试码生成、逻辑模拟、版图设计、版图编辑验证于一体第三代HDL两种语言：VHDLVerilogHDL引入行为综合和逻辑综合工具,采用较高的抽象层次设计、并按层次式方法进行管理,大大提高处理复杂设计的能力12.SOC设计方法、设计工具的演变过程13.电学规则检查一般性错误(a)开路(b)短路：(c)接触孔浮空(d)特定层上图形错连(e)器件电极错连(f)器件的某种电极所连节点数不合理(g)一节点连接的电极数不合理14.常用的数据格式有：CalmaGDSⅡ格式，CIF格式(CaltechIntermediateFormat)PG格式(PatternGeneratorDataFormat)15.CMOS门阵列电路设计流程(1)提出逻辑图(2)逻辑的重构(3)计算管脚数和阵列单元数(4)选择合适的门阵列器件型号16.版图与电路图一致性检查的对比检查结构单元

MOS简单串并联结构

PUP并联上拉（上接电源）SUP串联上拉（上接电源）PDW并联下拉（下接地）SDW串联下拉（下接地）PMID并联中段（并联传输门）SMID串联中段（串联传输门）MOS复联结构PUPI内层并联上拉SUPI内层串联上拉PDWI内层并联下拉SDWI内层串联下拉17.固定门阵列:指门阵列芯片中阵列的行数、列数、每行的门数，以及四周的I/O单元数等均为固定的结构。18.标准单元法与门阵列法在设计流程上的比较:(1)在门阵列法中逻辑图是转换成门阵列所具有的单元或宏单元，而标准单元法则转换成标准单元库中所具有的标准单元。(2)门阵列设计时首先要选定某一种门复杂度的基片，布局和布线是在最大的门数目、最大的压焊块数目、布线通道的间距都确定的前提下进行的。标准单元法则不同，它的单元数、压焊块数取决于具体设计的要求，布线通道间距可变.(3)门阵列设计时所需定制的掩膜版只有2～4块，而标准单元设计后需要定制所有的各层掩膜版。19.标准单元具有以下三个特征：a.各单元具有相同的高度，可以有不同的宽度。b.单元的电源线和地线通常安排在单元的上下端，从单元的左右两侧同时出线，电源、地线在两侧的位置要相同，线的宽度要一致，以便单元间电源、地线的对接。c.单元的输入/输出端安排在单元的上下两边，要求至少有一个输入端或输出端可以在单元的上边和下边两个方向引出。引线具有上下出线能力的目的是为了线网能够穿越单元。20.标准单元3种描述方式：①单元的逻辑符号（L）②单元的拓扑版图（O）③单元的掩膜版图（A）21.易测试逻辑的特点：

•容易产生测试矢量•尽量小的测试矢量集•容易实现故障定位

•附加电路尽可能少•附加电路引出线尽可能少22.生成测试矢量包括的三个环节：①为了能够反映在电路内部节点所存在的故障，必须对该节点设置正常逻辑值，设置的正常逻辑值应为假设的故障值的非量。②为了能够将故障效应传播到某个原始输出，则沿着故障传播路径的所有逻辑门必须被选通，也就是使它们处于开放状态，这被称为敏化。③根据反映故障和传播故障的要求设置的节点信号值必须对应到原始输入端的信号。23.设计失效：由于电路设计或采用的工艺参数处于临界状态而造成的。消除这种失效的惟一办法是在最恶劣的条件下(如高温、低电源电压等)进行筛选，或重新设计电路，或在更稳定的工艺下制造该电路。24：工艺失效是由于圆片制造过程中的缺陷造成。这可能是氧化层中的针孔，或由于掩模上存在灰尘斑点；或金属可能有划痕、缝隙及短路；也可能在压焊块上有污染物或钝化物。25：封装相关的失效是由于将一个原本是好的管芯装入管壳里的过程中所造成的缺陷。这包括连线问题、管芯粘贴不牢或管壳的机械性能不好等。26：测试失效是由于没有正确地进行测试或没有足够的保护余量而造成的。27.温度循环测试：(temperaturecycle)在不加电的情况下，交替地加热和冷却电路。这种热冲击将使处于临界故障的封装破裂，存在管芯粘贴故障的管芯从管腔脱落等28.持续加速度测试(constantacceleration)将密封前的电路放在离心力相当于30000倍的重力下测试，这项测试主要是检测焊丝压焊、封装