集成电路测试6

可测性设计内容可测性设计的简单介绍组合电路的可测性设计树形模块结构设计异或展开式结构设计时序电路的可测性设计扫描方式电路设计内测试一.可测性设计的简单介绍1.可测性设计问题的提出

电路复杂性日益提高

测试方法的局限性提出可测性设计概念2.可测性设计的概念

1）.定义

为了使逻辑电路易于测试的设计工作、以及以改善逻辑电路可测试性、可诊断性为目标的设计称为逻辑电路的可测性设计。

2）.可测逻辑电路的特点：

测试集小易于生成测试矢量无逻辑冗余或逻辑冗余不影响测试容易实现故障定位3.可测性设计缺点A、应用DFT技术硬件开销影响B、设计周期和设计成本的影响C、DFT插入结构所引起的速度损失由于模式易控，插入结构引起的速度延迟较少影响工作运行速度，且可以采用其他技术（如部分边界扫描等）补偿。新测试策略确保整体上受益国外公司效益报道4.可测性设计的方法

1）.可测性设计应考虑的问题

变不可测故障为可测故障测试数据生成时间要短测试数据要少2）.简化测试的一般措施合理设置测试点从外部对电路置初值附加测试用逻辑控制，提高系统的可控性改变电路结构3）.可控性和可观性

可测性包括：可控性，可观性。

可控性：由外部输入信号来控制电路中各节点的信号值，以便能够敏化故障和控制敏化通路上各控制信号。

可观性：建立敏化通路使内部故障能够传输到外部输出口，以便能够从外部输出口观察内部故障是否存在。4.1）增加输出线，设置新的观察点。

例：4.2）增加输入线，设置控制点。

例：a=1,b=1实现f逻辑功能a=1,b=0冗余部分电路测试a=0,b=1非冗余部分电路的测试二.组合电路的可测性设计树形模块结构设计异或展开式结构设计树形模块结构设计1）.逻辑函数的分解展开对一组合逻辑电路函数f=fn(x1,x2,…,xn),我们可以针对其中的某个变量对其进行分解，得到：其中，是函数fn中令xi=0得到的（n-1)个变量的逻辑函数是函数fn中令xi=1得到的（n-1)个变量的逻辑函数上一步分解我们得到了同样，我们可以对针对某变量进行分解，如：依次类推，我们可以最终分解得到如下的递推。最终我们可以分解到f只剩下单独变量。2）.树形单元模块设计单元模块树形模块结构设计例：3).测试P1，P2为测试输入端P1=P2=1 正常工作P1=0 f=1P1=1，P2=0 f=02.异或展开式结构设计1）.逻辑函数的异或展开式

对于任意逻辑函数都可以展开成异或标准型。其中，ai为0或1，mi为最小项进一步来说，函数可以表示成该式称为Reed-Muller表达式把一般逻辑函数表示成Reed-Muller表达式的步骤为：把函数表成不重叠的积之和形式用异或操作代替积之和表达式中的和操作消去上述函数中的反变量，整理得到Reed-Muller表达式异或运算复习例：逻辑函数2).异或展开式的电路实现我们以上例为例来说明异或展开式的电路实现a.一般电路实现b.异或电路实现3）.测试T1T2可以测试异或展开式电路中的任意单故障。对于仅仅由与门和异或门构成的n个变量的逻辑电路，测试集总是有下面的(n+4)个测试码组成。

T1的4个测试输入向量可检测各异或门、各与门输出端的单固定故障。

T1和T2测试输入向量可检测各与门的输入故障。

T1和T2的n个测试输入向量可检测部分情况下输入线的故障。T11、T13检测与门输出端的S-a-1故障T12、T14检测与门输出端的S-a-0故障T11检测异或门输出端的S-a-1故障T13检测异或门输出端的S-a-0故障T12、T14检测与门输入端的S-a-0故障T2j检测与Xj相连的与门输入端的S-a-1故障输入线上的故障：1）原始输入线Xi连接到奇数个与门，则可以检测Xi(S-a-1)（T2i）和Xi(S-a-0)（T12,T14）故障2）原始输入线Xi连接到偶数个与门，则不能检测，如果要检测需要增加一个与门，将所有连接到偶数个与门的原始输入线经过该与门给出一个可观察的输出。三.时序电路的可测性设计扫描方式电路设计扫描技术是指通过将电路中任一节点的状态移进或移出来进行测试定位的手段，其特点是测试数据的串行化。通过将系统内的寄存器等时序元件重新设计，使其具有可扫描性，测试数据从芯片端口经移位寄存器等组成的数据通路串行移动，并在数据输出端对数据进行分析，以此来提高电路内部节点的可控制性和可观察性，达到测试芯片内部节点的目的。扫描技术分为全扫描技术、部分扫描技术和边界扫描技术。

全扫描技术就是将电路中所有的触发器用可扫描触发器替代，使得所有的触发器在测试的时候链接成一个移位寄存器链，称为扫描链。部分扫描的方法是只选择一部分触发器构成扫描链，降低了扫描设计的芯片面积开销，减少了测试时间。其关键技术在于如何选择触发器。对部分扫描技术的研究主要在于如何减少芯片面积、降低对电路性能的影响，提高电路的故障覆盖率和减小测试矢量生成的复杂度等方面。边界扫描技术是各IC制造商支持和遵守的一种扫描技术标准，它是在IC的输入输出端口处放置边界扫描单元，并把这些扫描单元依次连成扫描链，然后运用扫描测试原理观察并控制芯片边界的信号。扫描方式电路原理1）.一般的时序电路N是组合电路，Y1,…,Yn是存储元件，PI,PO是输入输出。2).测试方式下的电路设计组合电路和存储元件被隔离存储元件接成串形移位寄存器方式在Yn处增加扫描输入，在Y1处增加扫描输出3）.扫描方式电路结构sw1,sw2,…,swn是n个开关模块，受控制信号P的控制。P=0，正常时序工作方式P=1，测试工作状态（扫描方式）2.测试

故障诊断步骤：

P=1，设置成测试方式（扫描方式）将测试序列加在扫描输入端，利用时钟信号进行移位方式下的测试组合电路中的测试输入（PI,Y)的Y设定为移位寄存器中的各个存储元件的输出值在组合电路中加上外部输入，使其输出x1,x2,…,xn.

电路设成正常工作方式，在时钟的作用下，将x1,x2,…,xn存入各个存储元件。然后把电路设置成扫描方式，执行移位寄存，由扫描输出端或原始输出端输出，判断是否存在故障。3.电平触发扫描设计（LSSD）

1).SRLSRL的构成SRL的符号图工作原理：1、C=1，A=B=0，此时L2锁存器不起作用，I的输入被隔断；锁存器L1的工作与一般触发器完全相同；D为系统数据输入，此时整个SRL就是一般的存储元件。2、C=0，此时为测试状态。D的输入被隔断，将A，B设成一对倒相的时钟信号：1）A=0，B=1I被隔断，L1中的数据转移到L2中；2）A=1，B=0扫描输入由I端进入锁存器L1。2）.电平触发扫描设计时序电路工作原理：1、C1=1，A=B=0，正常工作方式（时序电路工作）。2、C1=0，测试工作方式。从组合电路到L1的输入被隔断，将A，B设成一对倒相的时钟信号：1）A=0，B=1每个SRL中L1的数据转移到L2中，前一个SRL的L2到后一个SRL的L1的输入被隔断；2）A=1，B=0Si转移到第一个L1中，前一个L2中的数据转移到后一个L1中。PI：原始输入； PO：原始输出；Si：扫描输入； So：扫描输出；边界扫描技术是一种应用于数字集成电路器件的测试性结构设计方法。所谓“边界”是指测试电路被设置在IC器件逻辑功能电路的四周，位于靠近器件输入、输出引脚的边界处。所谓“扫描”是指连接器件各输入、输出引脚的测试电路实际上是一组串行移位寄存器，这种串行移位寄存器被叫做“扫描路径”，沿着这条路径可输入由“0”和“1”组成的各种编码，对电路进行“扫描”式检测，从输出结果判断其是否正确。4、边界扫描技术在正常工作状态：输入和输出数据可以自由通过每个BSC，正常工作数据从NDI进，从NDO出。在测试状态，可以选择数据流动的通道：对于输入的IC管脚，可以选择从NDI或从TDI输入数据；对于输出的IC管脚，可以选择从BSC输出数据至NDO，也可以选择从BSC输出数据至TDO。4.1BST方法边界扫描测试是通过在芯片的每个I/O引脚附加一个边界扫描单元(BSC—BoundrayScanCell)以及一些附加的测试控制逻辑实现的。BSC主要是由一些寄存器组成的。每个BSC有两个数据通道：测试数据通道和正常数据通道。边界扫描单元BSC的连接图核心逻辑边界扫描单元能够迫使逻辑追踪引脚信号，也能从引脚或器件核心逻辑信号中捕获数据。强行加入的测试数据串行地移入边界扫描单元，捕获的数据串行移出。边界扫描单元BSC的连接图核心逻辑为了测试两个JTAG设备的连接，首先将JTAG设备1的某个输出测试脚的BSC置为高或低电平，输出至NDO，然后让JTAG设备2的输入测试脚来捕获从管脚输入的NDI值，再通过测试数据通道将捕获到的数据输出至TDO，对比测试结果即可快速准确地判断这两脚是否连接可靠。边界扫描测试应用示意图BST的核心思想是在芯片管脚和芯片内部逻辑之间，即紧挨元件的每个输入、输出引脚处增加移位寄存器组，在测试模式下，寄存器单元在相应的指令作用下，控制输出引脚的状态，读入输入引脚的状态，从而允许用户对PCB上的互连进行测试。

4.2BST电路结构指令寄存器(包括译码器)数据寄存器测试访问端口(TAP)控制器

TAP—TestAccessPort引脚名称功能TDI测试数据输入指令和测试编程数据的串行输入引脚。数据在TCK的上升沿移入。TDO测试数据输出指令和测试编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有正在移出，该引脚处于三态。TMS测试模式选择该输入引脚是一个控制信号，它决定TAP控制器的转换。TMS必须在TCK的上升沿之前建立，在用户状态下TMS应是高电平。TCK测试时钟输入时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。TRST测试复位输入低电平有效，用于初始化或复位BST电路。BST电路一般采用4线测试接口，若测试信号中有复位信号，则采用5线测试接口。这5个信号的引脚名称及含义如下表。（1）指令寄存器4.2.1BST寄存器单元（2）旁路寄存器（3）边界扫描寄存器用来决定是否进行扫描测试和访问数据寄存器操作。旁路寄存器只有1位，它提供了一条从TDI到TDO之间的最短通道。当选择了旁路寄存器，实际上没有执行边界扫描测试，它的作用是为了缩短扫描路径，将不需要测试的数据寄存器旁路掉，以减少不必要的扫描时间。边界扫描寄存器由大量置于集成电路输入输出引脚附近的边界扫描单元组成。边界扫描单元首尾相连构成一个串行移位寄存器链，它使用TDI引脚作为输入，TDO引脚作为输出。在测试时钟TCK的作用下，从TDI加入的数据可以在边界扫描寄存器中进行移动扫描。设计人员可用边界扫描寄存器来测试外部引脚的连接，或是在器件运行时捕获内部数据。4.2.2TAP控制器TAP控制器是边界扫描测试的核心，它是一个具有16个状态的状态机。在TCK的上升沿，TAP控制器利用TMS引脚控制器件中的边界扫描操作，可以选择使用指令寄存器扫描或数据寄存器扫描，以及控制边界扫描测试进行状态转换。TAP控制器的状态图如下。数据寄存器分支指令寄存器分支六个稳定状态测试逻辑复位测试运行/等待数据寄存器移位数据寄存器移位暂停指令寄存器移位指令寄存器移位暂停54若要进行边界扫描测试，可以在TMS与TCK的配合控制下退出复位，进入边界扫描测试所需的各个状态。在TMS和TCK的控制下，TAP控制器跳出测试逻辑复位状态，从选择数据寄存器扫描(Select-DR-Scan)或选择指令寄存器扫描(Select-IR-Scan)进入扫描测试的各个状态。数据寄存器扫描和指令寄存器扫描两个模块的功能类似。在上电或IC正常运行时，必须使TMS最少持续5个TCK周期保持为高电平，或者TRST引脚保持低电平，TAP才能进入测试逻辑复位状态。这时，TAP发出复位信号使所有的测试逻辑不影响元件的正常运行。（1）进入复位状态（2）进入边界扫描测试状态进入每个模块的第一步是捕捉数据，对于数据寄存器，在捕捉状态把数据并行加载到相应的串行数据通道中；对指令寄存器则是把指令信息捕捉到指令寄存器中。TAP控制器从捕捉状态既可进入移位状态，也可进入跳出1状态。通常，捕捉状态后紧跟移位状态，数据在寄存器中移位。在移位状态之后，TAP控制器通过跳出1状态可进入更新状态，也可进入暂停状态。从暂停状态出来，通过跳出2状态可以再次进入移位状态，或者经过更新状态回到运行测试/等待状态。在暂停状态，数据移位暂时终止，可以对数据寄存器或指令寄存器重新加载测试向量。在更新状态，移入扫描通道的数据被输出。4.3BST操作控制指令模式:抽样/预加载(SAMPLE/PRELOAD)外测试(EXTEST)旁路（BYPASS)用户码(UESCODE)ID码

(IDCODE)模式指令(FLEX10K)说明抽样/预加载0001010101器件正常工作时允许“快拍”待捕获和待考察的引脚信号。外测试0000000000在输出引脚外加测试样本，在输入引脚捕获测试结果，以测试外电路和板级互连。旁路1111111111在TDI和TDO之间放一旁路寄存器，允许BST数据在器件正常工作时同步通过所选器件，传输到相邻的器件。用户码0000000111选择UESCODE寄存器放置在TDI和TDO之间，允许UESCODE串行移到TDO。ID码0000000110选择UESCODE寄存器放置在TDI和TDO之间，允许UESCODE串行移到TDO。4.4BST操作控制为了启动BST操作，必须选择指令模式。方法是使TAP控制器向前移位到指令寄存器移位(SHIFT_IR)状态，然后由时钟控制TDI引脚上相应的指令码。从RESET状态开始，TMS(测试模式选择引脚)受时钟作用，使TAP控制器运行前进到SHIFT-IR状态。具有代码01100在SHIFT-IR状态期间，指令码在TCK的上升沿时刻通过TDI引脚上的移位数据送入。同时，只要SHIFT-IR状态有效，TDO引脚就会不断地向外移出指令寄存器的内容；而只要TMS维持在低电平，TAP控制器就保持在SHIFT-IR状态。当指令码正确地进入之后，TAP控制器继续向前运行，以抽样/预加载、外测试、旁路三种模式之一进行测试数据的串行移位。指令模式选择过程（1）抽样/预加载指令模式抽样/预加载指令模式允许在不中断器件正常工作的情况下获得器件的“快拍”数据。该模式有以下三个阶段：捕获阶段：数据被装入捕获寄存器移位阶段：时钟控制数据通过环绕器件周边的捕获寄存器，而后从TDO引脚输出。新的测试数据同时被移入到捕获寄存器。更新阶段：在时钟的控制下，数据从捕获寄存器传送到更新寄存器，存储在更新寄存器中的数据可供外测试指令模式使用。（1）抽样/预加载指令模式移位寄存器波形抽样/预加载指令码通过TDI引脚移入，TAP控制器向前移到CAPTURE-DR状态，然后进入SHIFT-DR状态，如果TMS维持在低电平，则TAP控制器始终保持在该状态。从TDO引脚移出的数据由在捕获阶段之后存于捕获寄存器的数据组成。移入TDI引脚的新测试数据在时钟的控制下通过整个边界扫描寄存器之后，出现在TDO引脚上。如果在两个相邻的TCK周期，TMS引脚保持高电平，TAP控制器优先进入UPDATE-DR状态。外测试用来校验器件之间的引脚连接。此时边界扫描寄存器把IC的内部逻辑与被测板上其它元件隔离开来。在EXTEST指令下，给每个IO端赋一个已知逻辑的高或低电平，用于测试电路板上各IC芯片间连线以及板级互连的故障，包括断路故障和短路故障。（2）外测试指令模式图中的3块芯片受相同的TCK和TMS控制，各芯片的TDO输出端连接到下一器件的TDI输入端，构成了一条移位寄存器链。测试向量从IC1的TDI输入，通过边界扫描路径加到每个芯片的输出引脚寄存器，而输入引脚寄存器则接收响应向量。IC2的B脚接收IC1的A脚输出的信号，正常情况下B脚的值应该为1。但如果AB和CD线间出现了短路，则B脚寄存器接收到的值变成了0。IC3的F引脚寄存器接收IC1的E脚寄存器信号，正常情况下F脚的值应该为1，但如果引线EF发生了断路，则从F脚得到的值不是1，而是0。内建自测试BIST(Build-InSelf-Test)是通过在芯片内部集成少量的逻辑电路实现对集成电路的测试，它被认为是解决测试仪器开发周期长且复杂，费用也极为昂贵的有效方法之一。随着芯片的集成度的提高，集成电路工程师已不在乎BIST逻辑所占用的一点硅面积，因此这种方法被广泛使用在现代集成电路中。BIST的优点主要体现在：四.内建自测试设计

(1)减少了对昂贵的测试仪的依赖性；

(2)以工作速度测试集成电路，因此减少了测试时间，并可以检测实际工作条件下的故障；

(3)可以实现在线(或在系统)经常性测试，这一点对可靠性要求较高的系统很有意义。一个好的BIST方案，至少应该具备以下3个品质：较少的硬件开销较高的故障覆盖率较短的测试时间内建自测试技术的基本思路：内建自测试的基本思想是由电路自己生成测试向量，而不是要求外部施加测试向量，它依靠自身来决定所得到的测试结果是否正确。因此，内建自测试必须附加两个额外电路：激励生成器和响应分析器。如下图所示，BIST通常由测试向量发生器TPG、被测电路CUT和输出响应分析OBA3部分组成。TPG可分为伪随机测试向量产生器和确定性测试向量产生器。伪随机测试向量产生器多采用线性反馈移位寄存器LFSR。它的主要优点是结构简单，缺点是测试序列长和某些故障难以侦测。确定性测试向量产生器的主要优点是可以达到较高的故障覆盖率(或测试序列较短)，缺点是增加了硬件占用。2.内建自测试模式2.1测试码生成电路测试码生成电路所生成的伪随机测试码为：111100010011010

内建自测试技术一般采用伪随机测试码。给伪随机数发生器设置一个初值就可以自动产生伪随机测试码。2.3测试结果输出电路

在内建自