EDA课程设计教程

前 言“数字规律”是我院计算机科学与技术专业及自动化专业最重要的专业根底课之一。随着电子技术的高速进展，数字技术也可谓是一日千里。尤其是九十年月快速进展起来的在系统可编程技术ISP，更使数字系统的设计方法发生本质性、革命性变化。为了适应数字技术的飞速进展，培育出在二十一世纪具有竞争力的计算机及自动化的高等人才，承受可编程技术及可编程器件进展数字电路及系统的设计势在必行。为此，我院“数字规律”试验设备更为具有当前国内先进水平的EDA试验开发系统。EDA(Electronic Design Automation) 即指电子设计自动化。EDA试验开发系统是一种多功能、高配置、高品质的EDA教学与开发设备。该系统由于承受可编程CPLD器件及独特的设计技术，从而使学生的试验从传统的硬件连接方式进入到软件设计、仿真调试系统的试验方式，并使传统的硬件设计方式用EDA技术实现。这与用连线搭接电路的试验方式相比，不仅故障率大大降低，而且节约了时间、提高了试验效率。同时，也使学生获得的学问紧跟国际数字技术的先进水平。EDA的。考虑到现代教育不仅使学生通过试验能够把握所学理论学问，而且有利于激发和培育学生的创意识和制造力气，该教程结合试验室已更的EDA试验开发系统，为学生供给了一些以设计性和综合性试验为主的、具有任意可选性的根底试验课题；同时也为数字规律课程设计供给了一些即具有有用价值、趣味性又较强的数字系统设计工程。该教程适用于“数字规律”课程教学试验和课程设计。因时间短促，还存在很多缺乏及错误，敬请各位教师及同学指正。“数字规律”课程组20231010目 录前言第一章MAX+PLUⅡ31.1 设计环境与设计方法„„„„„„„„„„„„„„„„„„„„„31.1.1系统配置与安装31.1.2MAX+PLUSⅡ操作环境„„„„„„„„„„„„„„„„„„„„„51.1.3MAX+PLUSⅡ的设计方法„„„„„„„„„„„„„„„„„„„„61.2 设计输入„„„„„„„„„„„„„„„„„„„„„„„„„„81.2.1建立图形设计文件81.2.2建立文本设计文件〔VHDL〕„„„„„„„„„„„„„„„„„„141.2.3VHDL语言和原理图混合输入方式„„„„„„„„„„„„„„„„161.3设计工程的编译„„„„„„„„„„„„„„„„„„„„„„161.4设计校验231.4.1仿真„„„„„„„„„„„„„„„„„„„„„„„„„„„„231.4.2定时分析„„„„„„„„„„„„„„„„„„„„„„„„„„261.5 器件编程…„„„„„„„„„„„„„„„„„„„„„„„„„28其次章数字规律根底试验„„„„„„„„„„„„„„„„„„„„„302.1 交通把握灯监视电路„„„„„„„„„„„„„„„„„„„„„302.2 五人表决器„„„„„„„„„„„„„„„„„„„„„„„„„302.3 规律运算电路„„„„„„„„„„„„„„„„„„„„„„„„312.4 3：8线译码器„„„„„„„„„„„„„„„„„„„„„„„„312.5 规律函数发生器„„„„„„„„„„„„„„„„„„„„„„„322.6 4位二进制数∕BCD码变换器„„„„„„„„„„„„„„„„„322.7 格雷码变换器„„„„„„„„„„„„„„„„„„„„„„„„332.8 BCD码加法器332.9 四位并行乘法器„„„„„„„„„„„„„„„„„„„„„„„332.10 BCD∕七段数字显示译码器„„„„„„„„„„„„„„„„„„342.11 根本触发器„„„„„„„„„„„„„„„„„„„„„„„„„352.12 同步十进制计数器„„„„„„„„„„„„„„„„„„„„„„352.13 动态扫描数码显示器„„„„„„„„„„„„„„„„„„„„„362.14 双向移位存放器„„„„„„„„„„„„„„„„„„„„„„„372.15 环形计数器与扭环计数器„„„„„„„„„„„„„„„„„„„372.16 二十四进制计数器„„„„„„„„„„„„„„„„„„„„„„38第三章数字系统综合设计„„„„„„„„„„„„„„„„„„„„„403.1 多功能数字电子钟„„„„„„„„„„„„„„„„„„„„„„403.2 数字密码锁电路„„„„„„„„„„„„„„„„„„„„„„„423.3 8位数字频率计„„„„„„„„„„„„„„„„„„„„„„„423.4 等精度数字频率计„„„„„„„„„„„„„„„„„„„„„„443.5 快速加法器„„„„„„„„„„„„„„„„„„„„„„„„463.6 „„„„„„„„„„„„„„„„„„„„„„„„„463.7 30秒定时把握电路„„„„„„„„„„„„„„„„„„„483.8 交通灯把握电路„„„„„„„„„„„„„„„„„„„„„„„483.9 序列检测器„„„„„„„„„„„„„„„„„„„„„„„„„493.10„„„„„„„„„„„„„„„„„„„„„„„„503.11智力竞赛抢答器„„„„„„„„„„„„„„„„„„„„„„„513.12模拟乒乓球玩耍机„„„„„„„„„„„„„„„„„„„„„„52附表SE-5M〔EPF10K10〕引脚对应表„„„„„„„„„„„„„„„„54第一章MAX+PLUS Ⅱ根本操作本章介绍Altera公司的CPLD的开发工具软件MAX+PLUSⅡ。MAX+PLUSⅡ供给了与构造无关的设计环境，确保了易于输入设计、快速编译及完成器件编程。使用MAXPLUSⅡ软件，设计者无需精通器件内部的简洁构造，只需用自己生疏的设计工具，如高级行为语言、原理图或波形图进展设计输入，然后由MAXPLUSⅡ将这些设计转换成目标构造所要求的格式。由于有关的构造模型已装入开发工具，使得设计者不需要手工优化自己的设计，从而简化了设计过程。MAX+PLUSⅡ供给了丰富的规律功能库〔包括74系列规律器件等效宏功能库、特别〔MacroFunction〕〔MageFunction〕模块库〕，供设计者使用。MAX+PLUSⅡ还具有开放核的特点，允许设计人员添加自己的宏功能模块。充分利用这些规律功能模块，可大大减轻设计工作量。设计环境与设计方法系统配置与安装MAX+PLUSⅡ软件推举的PC〔1〕233MHz的PC机。〔2〕256MB128MB的物理内存。〔3〕460MB以上硬盘空间。〔4〕Windows95、Windows98、WindowsNT4.0操作系统。版本MAX+PLUSⅡ软件按使用平台可分为PC机版和工作站版，按使用对象可分为商业版、根本版和学生版。商业版：支持全部输入方式和版本发行时的除APEX系列之外的全部AlteraCPLD器件。商业版运行时需要一个授权码和一个附加的并口硬件狗。根本版(BaseLine)VHDL，不能进展功能仿真和时序仿真，不支持某些器件等。根本版不需要并口硬件狗，只需向Altera申请一个根本版授权码即可使用。学生版(E+MAX)只支持几种器件。假设要安装学生版，应向Altera公司大学工程部申请学生版授权码。安装MAX+PLUSⅡ几种版本的安装方法根本一样，这里仅介绍基于PC机的Windows98平台的MAX+PLUSⅡ9.23的安装过程。CD-ROMbaselinesetup.exe1.1安装封面，安装1.2；1.2中单击“Next＞”消灭另一窗口，连续按“Next1.3，单YeLicense1.4；1.21.1图1.3 图1.11.4中输入用户名等，单击“Next1.5；1.5中使用默认选择，即安装全部组件。按“Next1.6；图1.5 图1.6图1.6为选择“MAX+PLUSⅡTurorial”部件进展安装。该部件包含很多设VHDL、VerilogHDLC:＼max2work”名目下。按“Browse”转变名目名后，单击“OK”，“Next1.7；1.7中单击“Next＞”即开头安装，直至安装完毕。MAXP7SⅡ9.23

1.8①将X:＼„＼maxplus2＼crack＼baseline＼crkblast.exe(X为光区盘符)拷贝到所安装的C:＼maxplus2名目下，再运行所安装的C:＼maxplus2＼crkblast.exe文件。(留意：应确保在MAX+PLUSⅡ9.23baseline没有被运行前运行该文件。运行该文件时将消灭DOS界面，提示按任意键解密。)②从“开头”菜单中运行“MAX+PLUSⅡ9.23baseline”，在消灭MAX+PLUSⅡ9.23界面时消灭“LicenseAgreement”窗口，挨次阅读完全部文档，界面下面的“Yes”按钮被激活，表示Altera公司已同意你使用该软件，按下该按钮。〔图1.8所示〕MAX+PLUⅡ9.2OptionLicenseSetuBrows然后再次运行“maxplus2”。④初次运行MAX+PLUS9.23baseline时会消灭HardwareSetupHardwareType中选择Byteblaster。至此，MAX+PLUSⅡ9.23baseline正常运行后即告安装成功。MAX+PLUSⅡ操作环境MAX+PLUSⅡ的组成MAX+PLUSⅡ由设计输入、工程处理、工程校验和器件编程组成，如图1.9所示，全部这些局部都集成在一个可视化的操作环境下。MAX+PLUSⅡ治理窗口MAX+PLUSⅡ治理窗口包括工程路径、工作文件标题条、MAX+PLUSⅡ菜单条、快捷工具条和工作区等几局部。启动MAX+PLUSⅡ即进入MAX+PLUSⅡ治理器窗口，如图1.10所示。MAX+PLUSⅡ在线帮助MAX+PLUSⅡ供给了强大的在线帮助功能。通过使用在线帮助，用户可以获得设计中所需要的最的全部信息。设计输入设计输入工程编译MAX+PLUSⅡ文本编辑器MAX+PLUSⅡ图形编辑器编译器数据库建库器MAX+PLUSⅡ符号编辑器MAX+PLUSⅡ波形编辑器逻辑适配器工程校验MAX+PLUSⅡ信息处理器器件编程MAX+PLUSⅡ仿真器MAX+PLUSⅡ编程器MAX+PLUSⅡ时间分析器图1.9 MAX+PLUSⅡ组成菜单工程名菜单快捷方式钮工作区1.10MAX+PLUSⅡ治理器MAX+PLUSⅡ的设计方法使用MAX+PLUSⅡ的设计过程如图1.11应修正设计，重复各步。设计输入设计输入编译工程仿真与定时分析编程测试完成修改设计输入设计工程

图1.11 设计流程规律设计的输入方法有图形输入、文本输入、波形输入及第三方 EDA工具生成的设计网表文件输入等。输入方法不同，生成的设计文件也不同，如图 1.12.tdf.wdf.vhd.incMAX+PLUSⅡ MAX+PLUSⅡ.tdf.wdf.vhd.incMAX+PLUSⅡ MAX+PLUSⅡ符号编辑器 波形编辑器MAX+PLUSⅡ MAX+PLUSⅡ图形编辑器 文本编辑器MAX+PLUSⅡ用户第三方EDA工具设计文件设计文件.gdf.sym.gdf.sym.sch.edf.xnf.sch.edf.xnf.lmff图1.12 MAX+PLUSⅡ的设计输入方法编译设计工程首先，依据设计工程要求设定编译参数和编译策略，如选定器件、锁定管脚、设置规律综合方式等等。然后，依据设定的编译参数和编译策略对设计项目进展网表提取、规律综合、器件适配，并产生报告文件、延时信息文件和器件编程文件，供分析、仿真及编程用，如图 1.13所示。设计文件 仿真/定时文件.gdf MAX+PLUSⅡ编译器数据库 规律

.snf.tdf 网表提取器.vhd 仿真/定时

建库器

综合器

报告文件SNF提取器

划分器

适配器 .rpt.schf

EDIF，VHDL及

汇编器

编程文件Verilog网表写入器 诊断器.edf .pof,.sof,jed.xnf校验设计工程

第三方.sdo .edo .vo .vho EDA文件图1.13 MAX+PLUSⅡ的编译方法工程校验方法包括功能仿真、模拟仿真和定时分析。功能仿真是在不考虑器件延时的抱负状况下仿真设计工程的一种工程验证方法，称为前仿真。通过功能仿真可以用来验证一个工程的规律功能是否正确。模拟仿真(时序仿真)是在考虑设计工程具体适配器件的各种延时的状况下仿真设计工程的一种工程验证方法，称为后仿真。时序仿真不仅测试规律功能，还测试目标器件最差状况下的时间关系。通过时序仿真，在把工程编程到器件之前全面检测工程，以确保在各种可能的条件下都有正确的响应。MAX+PLUSMAX+PLUSⅡ文本编辑器Ⅱ的仿真过程如图1.14所示。MAX+PLUSⅡ文本编辑器定时分析用来分析器件引脚及内部结点间的传输路径延时、时序规律的性能(如最高工作频率、最小时钟周期等)以及器件内部各种存放器的建立／保持时1.15所示。编程验证设计工程MAX+PLUSⅡ仿真器MAX+PLUSⅡ波形编辑器MAX+PLUSⅡ波形编辑器.scf.scf用MAX+PLUSⅡ编程器通过Altera编程硬件或其它工业标准编程器将经过仿真确认后的编程目标文件配置到所选定的 AlteraMAX+PLUSⅡ仿真器MAX+PLUSⅡ波形编辑器MAX+PLUSⅡ波形编辑器.scf.scfMAX+PLUSⅡ编译器MAX+PLUSⅡ编译器.snfMAX+PLUSⅡ文本编辑器.vecMAX+PLUSⅡ平面编辑器MAX+PLUSⅡ图形编辑器图1.14 MAX+PLUSⅡ的仿真过程MAX+PLUSⅡ文本编辑器.vecMAX+PLUSⅡ平面编辑器MAX+PLUSⅡ图形编辑器延时矩阵MAX+PLUSⅡ编译器.snf建立/保持矩阵时序性能MAX-PLUSⅡ定时分析器1.15MAX+PLUSⅡ的定时分析过程设计输入.建立图形设计文件指定设计工程的名字指定设计工程的名字MAX+PLUSⅡ编译器的工作对象是工程，所以在进展一个规律设计时，首先要指定该设计的工程名称，并且要保证一个设计工程中全部文件均消灭在该工程的层次构造中。对于每个的工程，应当建立一个独立的子名目。假设这个子名目不存在，MAX+PLUSⅡ将自动创立。初学者切记：每个设计必需有一个工程名，并且要保证工程名与设计文件名全都。①选中菜单项File／Project／Name 或点击 快捷钮，消灭图1.16所示对话框。②在Directories栏中，选中＼max2work＼timeProjectName对话框中键入con12。假设Directoriesmax2work名目，请在ProjectName项中键入＼time＼con12〔即建立自己的文件夹time〕。OKMAX+PLUSMAX+PLUSⅡManager-d:＼＼max2work＼time＼con12。建立一个的图形文件①选择菜单项File／New或点击快捷钮，消灭图1.17所示New对话框。图1.16 指定工程名对话框②在New对话框中选择GraphicEditorFile(图形编辑器文件)，并在图形文件格式下拉列表框中选择扩展名图1.16 指定工程名对话框图1.17 New对话框③选择OK，消灭无名称的图形编辑窗口，如图 1.18所示。可以通过点击图形编辑器标题条中的缩放钮将图形编辑器窗口放至最大。④选择菜单File＼Save或点击快捷钮，消灭Save As对话窗口，选择OK，马上con12.gdf文件保存到当前工程子名目下。快捷方式钮图形编辑器窗口图形编辑工具图快捷方式钮图形编辑器窗口图形编辑工具输入图元和宏功能符号MAX+PLUSⅡ供给了丰富的图元和宏功能符号 (Primitive &Macrofunction)库，它们分类放在Max2work＼maxlib＼子名目下。①Prim：Altera(根本规律块)。②mf：7400系列规律等效宏库。③mega-lpm：参数化模块库。包含兆功能模块(如busmux、csfifo等)、兆核(如UARTs、FFT、FIR、PCI等)。④edifedif接口库。在图形设计文件中输入图元和宏功能符号的步骤如下：①在图形编辑器窗口(作图工具按钮有效时)空白处双击鼠标左键〔或者单击右键，在消灭的菜单中选择EnterSymbol1.19所示EnterSymbol对话框；②双击SymbolLibraries窗口中的mfSymbolFile(符号列表框内选中74161,SymbolName框中直接输入74161OK，74161符号在输入点四周显示出来。74161宏功能块是一个四位十进制同步计数器。图1.19 EnterSymbol对话框③重复步骤①至③，输入图中其它符号。也可以用复制的方法输入一样的符号，其操作方法与一般Windows图形编辑器类似。建立和显示导引线(Guideline)为了增加规律图的可读性，可将规律符号经由水平和垂直导引网格线定位。可以设定导引线线距和显示／隐蔽导引线：①选择菜单Options／GuidelineSpacing ，显示出导引线线距对话框。②在XSpacing(水平)和YSpacing(垂直)对话框中均键入10OK。③选择菜单Options／ShowGuidelines ，即显示导引线，如图1.20所示。图图1.20 显示导引线、旋转符号例如移动规律符号①点击74161符号，即选定这个符号(符号颜色发生变化。例如变红)。74161符号并将其左上角定位在最近的导引线相交点上。符号的外形边界限随符号一起移动，这样就可以对此符号进展准确定位。③符号定位后，释放鼠标左键。④在nand3符号上，右击鼠标消灭图1.20中所示下拉菜单。通过选择Rotate、FlipHorizontal 或FlipVertical 项，可分别对nand3 符号进展旋转、水平镜像或垂直镜像操作。⑤按下鼠标左键并拖动到确定位置松开，即可选定一个矩形区域。可依据上述②、③、④步移动该选定区域。在MAX+PLUSⅡ图形或符号编辑器中，应用上述方法可以移动各种所选 择的符号或其它图形或文本块。输入Input(输入)和Output(输出)引脚①在符号74161的左边空白处点击鼠标右键，在消灭的菜单中选择EnterSymbol。〔或者在空白处双击鼠标即可显示 Enter Symbol对话框〕。在符号名框(SymbolName)中键入INPUT或者OUTPUT，选OK，即显示出INPUT或OUTPUT符号。②在INPUT或OUTPUT符号上同时按下Ctrl 键和鼠标左键，拖曳鼠标至该符号下方再放开，即复制出INPUT或OUTPUT符号。命名引脚在一个图形文件中，每个图元及宏功能符号都有唯一的用数字表示的ID标MAX+PLUSⅡ图形编辑器会按输入次序自动为图元及宏功能符号赋于ID号。①双击图1.20中左上方INPUT端口的默认引脚名“PIN_NAME”，或者点击鼠标右键，在消灭的菜单中选择 EditPinName 。②键入enINPUT端口更名为en。③将其余的INPUT和OUTPUT引脚名按图1.21更改。当编辑好一个引脚名后，假设按回车键，则会自动选中其下面的一个端 口的引脚的名字供编辑。图1.21中的输入端口en、clear和clk分别为计数器使能、异步去除准时钟输出端口；q[3..0]是输出总线的名字，代表计数器的四位总线输出。连接规律符号

图1.21 命名引脚例如图①使用菜单命令OptionsRubberbanding或使用做图工具钮和翻开或关闭橡皮筋连接功能。假设使两个符号的引线端直接接触或通过引线相连，则这两个符号便在规律上连接起来。在橡皮筋连接功能翻开时，移动其中任一符号，则连接在该符号上的连线跟着移动，不转变同其他符号的连接关系；在橡皮筋连接功能关闭时，移动其中任一符号，则该符号被移走，不再维持和其它符号的连接关系。②移动规律符号到适当位置。③选择连线工具。点击正交线工具钮(或其它连线工具)，鼠标变为“十”外形，表示当前为连线模式。在各种状况下，将鼠标移到引脚、符号或连线的端口，鼠标也会变为“十”外形，允许画线。④选择连线类型。选择菜单命令Option／Line Style，消灭连线类型列表。在下拉列表框中选择实线类型(MAX+PLUSⅡ默认选择实线类型)。⑤连线。将鼠标移向输入引脚en的引线端，始终按住鼠标左键拖动到74161的ENT输入引线端，释放鼠标左键。⑥用正交线工具，可画直线或画带有一个拐折点的线。假设要画多个拐折连线，就需要在画完一条线之后，再画与这条线端点相连接的其次条线。只有当两条连线类型一样时，这两条线才会从规律上连接起来。⑦当一条连线端点落在另一条线上时，会自动产生连接结点。可以通过点击结点产生工具钮 ，将两条穿插线连接起来。⑧重复步骤③至⑥，画出其它连线如图 1.22所示。⑨画总线。如图1.22所示，连接到q[3..0]]输出的引线应是一条总线，所以要选择总线类型(BusLineStyle), 即在LineStyle中选择粗线可生成Bus。删除连线①点击待删除引线则选中鼠标所指处线段，双击待删除引线则选中与鼠标所指处线段相连的全部连线。②按Del键，即删除所选中的连线或线段。也可以在已选中的线段上右击鼠标选Cut项来删除所选中的连线或线段。用名字来连接结点和总线(NodesBuses)假设一个总线中的某个成员名与一个连线 (结点)名一样(不区分大、小写)，那么它们的规律连接就存在了。例如，可以用名字 q0、ql、q2、q3把74161符号的引线输出端QA、QB、QC和QD上的连线(结点)接到与q[3..0]相连的总线上去，如图1.22所示。图1.22 连线例如图10。

①选择菜单命令OptionsTextSize更改文字大小。如在文字大小列表中选②选择菜单命令OptionsFont更改字体。假设没有选择Altera，从可用的Fonts下拉列表中选择Altera 。③点击74161符号的QA引线端延长出去的连线(结点)块插入点，键入q0，q0就消灭在这条线上面。假设一个连线或总线名重叠在某个符号上，可以用鼠标把它拖到该连线或总线之上的其它地方。④重复步骤③给其余的结点与总线命名。通过结点名把q0、ql、q[2](与q2等同)和q3结点与总线q[3..0]从规律上连接起来(MAX4-PLUSⅡ不区分大小写)，尽管它们在几何上并未连接。保存文件并检查根本错误①选择菜单命令File／Project／Save&Check 或点击快捷钮，即保存当前工程文件，翻开MAX+PLUSⅡ编译器窗口，运行编译器网表提取器模块检查该文件的错误，更层次构造的显示，给出错误和警告数目的信息等，如图1.23所示。②选择“确定”。假设Save&Check命令执行成功，无错误和警告信息，即点击编译器标题条右侧的关闭钮或双击编译器标题条 (菜单条)左侧的编译器图标，以关闭编译器窗口，返回到图形编译器。③假设编译器发出了错误或警告消息，可在消息处理器窗口中点击 Message钮选择一条消息。通过点击Locate钮或者双击该条消息来找到该消息的产生地方，再通过点击HelponMessage功能钮而得到相关的解释。应将设计文件中的错误加以改正并再次执行Save&Check，直到无错为止。假设消息处理器窗口没有自动显示出来，可选择菜单命令MAX+PLUSⅡ／MessageProcessor 来翻开消息处理器窗口。图1.23 编译器窗口及消息处理器窗口形成一个默认的规律符号①选择菜单命令File／CreateDefaultSymbol 即可创立一个默认的规律设计符号con12.sym，它可以像其它符号(如74161)一样在其它图形设计文件(.gdf)中调用。②假设选择菜单命令File／Create Default lnclude File，则可创立一个默认的con12.inc文件供其它文本文件调用。在创立默认的规律设计符号时，假设存在同名符号，就会得到提示信息，询问是否掩盖现存的符号。假设选“确定”，则用最信息更原符号文件内容。可以通过选择菜单命令File／EditSymbol 编辑所选符号。关闭文件选择菜单命令File／Close，或双击图形编辑器标题条()左侧的图形编辑器图表，或点击图形编辑器标题条中的关闭钮，即关闭正显示con12.gdf文件的图形编辑器窗口。〔VHDL〕承受HDL设计可提高开发速度设计易读MAX+PLUSⅡ支持AHDLVHDL、Verilog 等硬件描述语言。这里仅介绍VHDL文本设计文件的建立。设计步骤如下：指定工程名并建立一个文件①选择菜单命令File／Project／Name或点击decode_7〔1.16〕。

ProjectName对②选择菜单命令File／New或点击 快捷钮，在New对话框中选择TextEditor file(参照图1.17)，再单击OK，即出现一个无标题的文本编辑器(Untitled_TextEditor) 窗口，如图1.24所示。双击文本编辑器标题条中部，将文本编辑器窗口最大化。③选择菜单命令File／Saveas，在FileNamedecode_7.vhd，确保在Directory is栏中的当前名目是＼max2work＼time，单击OK，将decode_7.vhd文件保存起来。留意保存时选择.vhd的文件后缀，且文件名必需与实体名一样。输入VHDL设计文件

图1.24 文本编辑器界面在文本编辑器窗口内可键入VHDL文本文件，也可选择菜单命令Template／VHDLTemplate…(VHDL)LibraryClause、UseClause、EntityDeclaration、ArchitectionBody等模块进展设计。如图1.25所示。保存文件并检查句图1.25 文本编辑器窗口及VHDL模板①输入完成后，选择菜单命令File／Project／Save&Check，在弹出的SaveAs窗口的FileName对话框中键入文件名decode_7.vhd；或键入decode_7并选择AutomaticExtenfion为vhd。②单击“OK”’按钮，假设编译器发出错误或警告信息，则利用消息处理器窗口进展错误定位，寻求帮助并改正。假设Save&Check命令执行完后，点击编译器窗口的关闭按钮，关闭该窗口。建立默认符号①选择菜单命令MAX+PLUSII／Text Editor，激活decode_7.vhd文本编辑窗口。②选择菜单命令File／CreateDefaultSymbol ，单击“OK”按钮，建立符号文件decode_7.sym。③选择菜单命令File／Create Default lnclude File，即可创建一个decode_7.inc文件。关闭文本编辑器窗口选择菜单命令File／Close×”即可关闭该窗口。VHDLMAX+PLUSII在一个设计方案中支持层次化设计输入方法。层次设计可以包含不同格式建立的设计文件，如：原理图输入、HDL设计输入、波形设计输入等。但必需留意几点：在同一设计工程中，顶层设计文件名及各底层对应的设计文件名必需是唯一的；顶层文件可通过创立默认符号的方法降为底层文件；同一设计工程中的各设计文件可重编辑、修改；在同一设计工程中，允许顶层及底层设计单向调用底层设计符号，制止同一层之间的直接、间接调用，或对自身的递归调用。下面以“ledl2”工程为例，介绍用MAX+PLUSII的图形编辑器创立顶层图形设计文件的方法。这里将用到前面创立的两个底层文件 con12．gdf及decode_7.vhd的设计符号。创立步骤如下：①选择菜单命令FileProjectNameProjectNameProjectName对话框中键入工程名称ledl2，然后，单击“OK”按钮。②翻开图形编辑器．建立的.gdf 图形文件，如图1.26所示。③在图形编辑器中，输入底层设计文件符号 decode_7和con12；input引脚和output引脚；连线；为引脚和引线命名。④选择File／Project／Save&Check ，消灭SaveAs对话框；在FileName对话框中键入文件名ledl2.gdf，单击“OK”按钮，消灭Compiler窗口，假设有错，则改错；执行通过后关闭窗口。图1.26 顶层图形设计文件设计工程的编译层次显示层次显示就是将工程中的全部设计文件和与工程名称有关的关心文件以层次树构造的方式显示出来。①选择菜单命令MAX+PLUSII／HierarchyDisplay( 层次显示)，消灭层次显示窗口，显示ledl2的层次树构造，如图1.27所示。②在层次树的文件名图标上双击，即可翻开该文件并将该文件带到前台，以便阅读、编辑。③选择菜单命令File／Close或用鼠标单击编辑窗口右上角的“ ×”即可关闭文件。翻开编译器窗口

图1.27 层次显示窗口①由于MAX+PLUSII编译器是对当前工程〔而不是当前编辑的文件〕进展编译的，所以确定要指定当前工程。选择菜单File／Project／Set Project ToCurrent File 或点击快捷键，将当前编辑的文件指定为当前工程，当前工程路径和名称会消灭在MAX+PLUSII窗口标题中。②选择菜单命令MAX+PLUSIICompiler1.28所示；单击“Start”按钮开头对工程进展编译。编译器可对工程进展检错、规律综合处理，并将结果加载到一个器件中，同时生成报告文件、编程文件和用于时间仿真的输出文件。③为了有效地编译设计文件，编译前应设置选项。编译选项设置选择一种器件编译工程时，需先为工程指定一个器件系列，然后由设计者或编译器指定具体器件。确定器件的步骤如下：①选择菜单项Assign／DeviceDevice对话框，如图1.29所示。②从DeviceFamily下拉列表框中选择一个器件系列，如：FLEX10K。③在Device框中选择某一个具体器件，如EPF10K10LC84-4AUTO项，让MAX+PLUSII 编译器为工程选定一个器件。OK”’按钮。图1.28 编译器窗口图1.29 选择器件对话框启用设计规章检查(DesignDoctor)工具在对工程进展编译时，可选用DesignDoctor工具对工程中的全部设计文件进展检查，以便觉察在编程器件中可能存在的不行靠规律。①选择菜单命令Processing／DesignDoctorDesignDoctor菜单项的左侧消灭一个确认标记表示被选中，同时DesignDoctor的图标显示在Compile窗口的LogicSynthesizer模块下方。②选择菜单命令ProcessingDesignDoctorSettingsDesignDoctorSettings对话框。③对所选器件系列，选择一种设计规章，如：FLEX规章，然后单击OK”1.30所示。④假设不需要。关闭设计规章检查工具。设置保密位保密位能防止一个器件被探测或被无意地重编程。MAX+PLUSII允许设计者对工程中的全部器件指定默认的保密位设置。对于MAX7000设置的步骤是：①选择菜单命令Assign／GlobalProjecteDeviceOption 即可消灭GlobalProjecteDeviceOption对话框，如图1.31所示。图1.30 设置设计规章对话框②如有必要，翻开保密位(SecurityBit)，然后单击“OK”’按钮；如不需要，则可关闭保密位，然后单击“OK”’按钮。图图1.31 设置保密位对话框器件的引脚锁定是指如何将所设计的 I∕O信号安排在器件的指定引脚上。编译器可以自动为工程锁定引脚；设计者也可依据需要自行锁定引脚，但锁定前，必需为设计工程选定一种器件。器件的引脚锁定有两种方法：①从MAX+PLUSII菜单下选择Floorplan Editer，翻开器件的平面布置图编辑器窗口，由鼠标拖动端口名至器件引脚号以完成引脚锁定，如图1.32所示。假设翻开的窗口与此不同可在菜单Layout中选择DeviceView即可得到与图1.32所示一样的窗口。②选择菜单命令AssignPinLocationChip图1.33所示在NodeName对话栏中输入要锁定的端口名，或者通过点击“Search”翻开SearchNodeDatabase 对话框，在该对话框的NodeinDatabase列表中选择要锁定的端口名，然后单击“OK”按钮；在Pin对话框的ChipResource栏中，单“Pin”按钮，输入要锁定的引脚号，然后单击“ Add”或“OK”按钮。重复上述步骤，可完成引脚锁定。假设输入的引脚号不是器件的 I／O引脚，则消灭错误信息。引脚锁定时可参照附表SE-5M(EPF10K10)引脚对应表.进展锁定。图1.32 平面布置图编辑器窗口图1.33 管脚锁定对话框选择全局规律综合方式MAX+PLUSII 软件默认的规律综合方式是常规 (Normal)方式，该方式的规律综合优化目标是使规律单元使用数到达最少。设计者也可为自己的设计工程选择一种规律综合方式，以便在编译过程中指导编译器的规律综合模块工作。自选规律综合方式的步骤如下：①选择菜单命令Assign／GlobalProjectLogicSynthesis综合对话框，如图1.34所示；在GlobalProiectSynthesisstyle下拉列表中选择所需类型。缺省(Default)的规律综合类型是NOMALFAST类型可改善工程性能，但该选项使工程配置比较困难；WYS／WYG类型可进展最小量综合。②Optimize(优化)栏中的滑动块可在0到10之间滑动。假设移到0，则进展规律综合时优先考虑削减器件的资源占用率；假设移到10，则优先考虑系统的执行速度。图1.38 工程的器件划分与适配对话框⑶在Partition／FittrStatus对话框中单击“ContinueCompilation”按钮连续进展编译。编译过程在后台进展。此时，假设编译的工程比较大，需要等待的时间比较长，则可在编译开头后转到别的应用程序连续工作。编译完毕后产生的代表输出文件的图标将会消灭在各个模块框的下面，可以通过双击文件图标来翻开这些输出文件。编译led12完毕后，产生的消息框如图1.39所示。图1.39 led12工程编译消息框⑷阅读报告文件。报告文件一般包括两种类型的信息：工程范围的信息(如：器件列表、工程编译信息、文件层次构造信息等)和器件使用状况的信息(如：资源使用、布线资源、逻辑单元互连等)。设计者可直接从编译器窗口翻开当前编译所产生的报告文件。步骤如下：①用鼠标左键双击Compiler窗口中的报告文件图标，报告文件即可消灭在文本编辑器窗口中。如图1.40所示。②选择快捷按钮图，然后单击任意关键字或标题，即可获得相关的帮助信息。③报告文件阅读完之后，关闭文本编辑器，回到编译器窗口。④关闭编译器窗口。图1.40 编译产生的报告文件led12.rpt5．观看适配结果在平面布局图编辑器(FloorplanEditor)中观看编译器的划分和适配结果，其操作步骤如下：翻开平面布局图编辑器窗口选择菜单命令MAX+PLUSII／Floorplan Editor 或点击快捷键，翻开平面编辑器窗口，显示当前工程中所选定的器件。选择视图显示方式平面图编辑器供给器件视图和规律阵列块(LAB)视图两种显示方式。器件视图显示器件封装的全部引脚及它们的功能。规律阵列块视图显示器件中全部的规律阵列块及每个规律阵列块的单个规律单元的内部构造。对于某些器件封装，规律阵列块还显示引脚的位置。可通过选择菜单命令 Layout／DeviceView来选择器件视图；可通过选择菜单命令Layout／LABView来选择规律阵列块视图。如图1.41所示。图1.41 规律阵列块视图显示最终一次编译生成的布局图①选择菜单命令Layout／LastCompilation 或点击工具钮 ，最终一次生成的只读(不行编辑)视图将显示在平面布局图编辑器窗口中，该视图存放在适配文件中。任何不合法的安排都将被高亮显示在未被分 配的节点和引脚的列表中。②点击工具栏中 或 按钮，选中某个或多个节点，观看节点间的互连关系。③关闭平面布局图编辑器窗口。编辑适配结果在平面布局图编辑器上编辑适配结果的步骤如下：①翻开平面布局图编辑器。②选择菜单命令Layout／Cunent Assignments 或点击工具钮，即可在平面布局图中编辑修改当前的配置。平面布局图被存放在 .acf配置文件中。设计校验设计输入和编译是整个设计过程的一局部，成功的编译只能保证为设计工程创立一个编程文件，而不能保证该工程能依据预期结果运行。 MAX+PLUSII为设计者供给了省时、省力的工程验证方法：仿真和定时分析。1．41仿真仿真包括功能仿真和时序仿真。通过功能仿真可以验证一个设计工程的逻辑功能是否正确。而时序仿真不仅可以测试设计工程的规律功能， 还可以测试目标器件最差状况下的时间关系。MAX+PLUSII 仿真功能允许设计者在把设计工程编程到器件前对其进展全面测试，以确保它在各种可能的条件下都有正确的响应。但是，在仿真过程中，设计者需要给MAX+PLUSII 仿真器供给输入向量，以便仿真器产生对应于这些输入信号的输出信号。在时序仿真过程中，仿真结果与实际的可编程器件在同一条件下的时序关系完全一样。ledl2为例，介绍如何使用MAX+PLUSII软件创立模拟文件并进展仿真。创立仿真通道①创立输入、输出向量a．选择菜单命令File ／open ，打开设计文件，例如d:\max2work\time\ledl2.gdf 。翻开波形编辑窗口。选择菜单命令File／New，即可消灭New对话框，在对话框中选择Waveform Editor File，从下拉列表框中选择．scf扩展名，然后点击“OK”按钮，消灭一个无标题的波形编辑器(Untitled—WaveformEditor) 窗口，如图1.42所示。设置时间轴网格大小。通常用网格大小表示信号状态的根本维持时间，其设置方法为：选择菜单命令Option／GridSize键入时间轴网格大小，如：20ns，然后单击“OK”按钮，如图1.42所示。假设需显示网格，则选择菜单命令 OptionShowGrid，竖直网线就会以设定的间隔(20ns)显示在波形编辑器窗口中。图1.42 波形编辑器窗口设定时间轴长度。选择菜单命令File／EndTime(3.0μ)单击“OK”按钮即设置了完毕时间。该时间值打算了在仿真过程中，仿真器何时终止施加输入信号。选择菜单命令Node／EnterNodesSNF ，即可消灭EnterNodesfromSNF图1.43 输入节点对话框对话框。如图图1.43 输入节点对话框在消灭的对话框中，仅选中Type 框中的Inputs、Outputs、Groups选项。然后单击List”按钮，可列出全部的Inputs、Outputs 和Groups 点。单击AvailableNode &Groups栏中的所需项，选择向右箭头，把选中的节点和组送到 SelectedNodes&Groups 栏。OK”按钮，即可消灭用所选的节点和组刷的波形编辑器。此窗口中全部未编辑的输入节点的波形都默认为规律低电平，而全部输出和隐含节点波形都默认为不定状态，即X规律电平。如图1.44所示。图1.44 默认节点波形②编辑节点或组添加节点或组。选择菜单命令Node／InsertNode，消灭InsertNode对话框。翻开Type栏中的Group选项。单击“List”按钮，列出全部的组；选择输出组Q[3..0]从Default Value下拉列表框中选择X；单击“OK”按钮，增加的组就会消灭在波形编辑器的空白位置处。删除节点或组。点击q[3..0]的图标，即选中该向量组；按Delete键，即可删除所选中的向量组。对节点或组重排序。为了便于观看波形，可以依据任意挨次对节点和组进展排序。方法是：在波形编辑器的Name栏，按左键选中所需移动的图标；拖动鼠标将该图标移到所需位置，放开鼠标即可。③编辑输入信号波形通过编辑输入信号波形为仿真器供给输入向量，具体做法是：编辑输入信号波形。点击Name栏中的输入信号名，例如“en”，即可选中en波形；然后选择菜单命令EditOverwriteHighen波形变为高电平；在ent1处按下左键，拖动鼠标到t2处松开鼠标，即可选中t1~t2区间，然后选择菜单命令Edit／Overwrite／Low或工具钮，则该区间段的en波形变为低电平。用同样的方法编辑clr波形。编辑时钟信号波形。点击Name栏中的时钟信号名，例如“clk”，即可选中clk波形。然后选择菜单命令Edit／Overwrite／Clock 或工具钮，消灭OverwriteClock 对话框，如图1.45所示。选StartingValue，0表示时钟信号的起始状态为低电平，1表示时钟信号的起始状态为高电平。接着在 ClockPeriod框中键入时钟周期值；再选择MultipliedBy为n，它是当前已设定时钟周期的n倍，例如选MultipliedBy为1，表示clk时钟周期为40ns×1。图1.45 输入时钟④存盘关闭文件File／SaveAs，在FileName对话框中输入ledl2．scf，然后单OK”按钮存盘。选择菜单命令File／Close，关闭波形编辑器窗口。假设不关闭波形编辑器窗口，则可在仿真器运行时看到输出波形的更过程，但会降低仿真速度。仿真设计工程①翻开仿真器窗口选择菜单命令MAX+PLUSH／Simulator 或点击 快捷键，翻开仿真器(Simulator)1.46所示。②设置仿真时间在StartTime对话框中输入仿真起始时间。该时间值应处于 .scf文件的时间轴范围内，假设超出此范围，则默认值为 0。在End Time对话框中输入仿真终止时间。该时间值应处于 .scf文件的时间轴范围内，并且应大于起始时间，否则会出错。图1.46 仿真器窗口③运行仿真器aStart”’按钮，即可开头工程的仿真。仿真进度在进度指示条中指示。b．在仿真过程中，点击“Pause”按钮暂停仿真；点击“Stop”按钮终止仿真。c．仿真完毕时，弹出MAX+PLUSII-Simulator 框，显示零错误零警告信息，按下此框中的“确定”按钮。分析仿真结果在仿真器窗口中，单击“Open SCF”’按钮，则可翻开当前设计工程的 .scf文件，如图1.47所示。移动参考线，查看参考线所在位置的规律状态，其值显示在Value域。在波形编辑器窗口中观看波形之间的关系，进展比较分析。观看波形图时，或许会觉察输出波形与输入波形并未完全对应，这是由于延时产生的。图图1.47 仿真结果文件1.4.2定时分析利用定时分析器可以分析所设计工程的性能。定时分析器供给了三种分析模1-1所示。启动定时分析工具①选择菜单命令MAX+PLUSII／TimingAnalyzer 或点击即可翻开定时分析器(TimingAnalyzer)窗口，并自动装入ledl2工程定时模拟器网表文件ledl2.scf。此时默认的分析模式是延迟矩阵分析模式。表1-1 定时分析器的三种分析模式分析模式分析模式说明延迟矩阵分析多个源节点和目标节点之间的传输路径延迟分析时序规律电路的性能，包括性能上有限定值的延迟，最小的时钟周期和时序规律电路性能最高的工作频率等建立／保持矩阵计算从输入引脚到触发器及锁存器的信号输入所需的最小的建立和保持时间②选择菜单命令Node／T1mingSource，弹出TimingAnalyzerSource 对话框，依据需要标记要分析的源节点。③选择菜单命令Node／Timing Desdnation，弹出T1ming AnalyzerDestination对话框，依据需要标记要分析的目标节点。在延迟矩阵模式下，定时分析器自动把全部输入引脚标记为源节点，把全部输出引脚标记为目标节点。用此方法标记的节点名字在分析运行之前是不行见的。传输延迟分析①单击TimingAnalyzer窗口中的“Start“按钮，定时分析器马上开头分析设计工程，例如1edl2，并对工程中每对相连节点之间的最大和最小传输延迟进展计算。分析完毕时，消灭TimingAnalyzerisCompleted 信息框。②点击“确定“按钮，定时分析窗口即在延迟矩阵单元中显示出节点间的路径延迟。如图1.48所示。这些延迟数据由MAX+PLUSⅡ供给的器件模型文件(.dmf)所供给的最器件性能数据所打算。假设一个单元格中的数据不同，则表示工程的最短和最长路径不同，意味着电路包含着一个潜在的规律竞争。图1.48 传输延迟分析③点击鼠标左键选中某单元格，如：clk到y1对应的单元格。则TimingAnalyzer窗口中的“ListPaths”按钮被激活，单击此按钮，将翻开消息处理(Messages-TimingAnalyzer)图1.48 传输延迟分析④确定延迟路径的位置在消息处理窗口中，点击“ Message”按钮两侧的小三角符号，可选中一条消息。单击“Locate”按钮，即可定位消息路径的起源。此时，MAX+PLUII 软件自动翻开图形编辑窗口文件，例如 ledl2.gdf，并加亮相应的输入引脚，如：clk引脚。连续点击“Locate”按钮，则从图形编辑器窗口文件中跟踪从 clk引脚到y1引脚之间的整个延迟路径。在消息处理窗口中，先选中LocateinFloorplanEditor 选项，然后再单击“Locate”按钮，即可自动翻开平面布局图编辑窗口，显示 clk节点的连线。关闭消息处理器，返回定时分析器窗口，选择其它单元格进展分析。分析时序规律电路性能①选择菜单命令Analysis／Registered Performance，消灭时序规律定时分析(TimingAnalyzer) 窗口。②单击“Start”’按钮，运行定时分析器窗口，结果如图1.49Clock框中显示被分析的时钟信号名；Clock框下显示制约性能的节点名称；Clock时钟图标下的框内第一行显示：在给定时钟下，时序规律电路要求的最小时钟周期；其次行显示给定的时钟信号的最高频率。③单击“ListPaths”按钮，即可翻开消息处理窗口。可在此窗口中观看、分⑷建立和保持时间分析选择菜单命令AnalysisSetupHoldMatrix析窗口。然后单击“Start”按钮，运行定时分析器，MAX+PLUSII会自动进展5器件编程图1.49 时序规律定时分析窗口器件编程就是用MAX+PLUSII编程器通过Altera编程硬件或其它工业标翻开编程器窗口首先安装好编程器硬件，然后选择菜单命令MAX+PLUSIIProgrammer或点击快捷键，即可打开编程器(Programmer) 窗口。如图1.50所示。图图1.50 编程器窗口利用Altera编程器编程选择菜单命令Option／HardwareSetup，消灭HardwareSetup窗口，如图1.51HardwareType对话框内选择适当的Altera编程器，然后单击“OK”按钮。在编程器窗口中，检查编程文件和器件是否正确。假设编程文件不正确，则可通过菜单命令File／SelectProgrammingFile 重选择正确的编程文件。FLEX系列器件的编程文件扩展名为.sof。Configuer”按钮即开头配置器件。假设器件或电缆有问题，则产生错误警告信息。假设配置成功，点击“OK”。3．使用JTAG实现在系统编程将ByteBlaster电缆的一端与PC机并口相连，另一端与可编程器件的目标板上的插座相连，并给目标板加电。翻开MAX+PLUII 编程器，选择菜单命令Options／Hardware Setup，即可消灭HardwareSetup窗口。在HardwareTypeByteBlaster。在ParallelPort下拉条中选择配置时使用的并行口。然后单击“OK”按钮。Program”按钮进展编程。图图1.51 硬件设置窗口其次章数字规律根底试验课题2.1交通把握灯监视电路一、课题要求设计一个监视交通信号灯工作状态的规律电路。每一组信号灯由红黄绿三个灯组成。在正常工作状况下，任何时候必需有一个灯亮，而且只允许有一个灯亮；当消灭其他点亮状态时，表示电路发生故障，这时要求发出故障报警信号，以提示维护人员前去修理。用图形法完成课题设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括进展规律问题描述、列出真值表、求出规律表达式、并依据规律表达式画出规律电路图。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.2 五人表决器一、课题要求10。表决结果为：同意过半数则表示通过，绿灯亮；反之，红灯亮。用图形法完成课题设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括进展规律问题描述、列出真值表、求出规律表达式、并依据规律表达式画出规律电路图。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.3 规律运算电路一、课题要求设计一个规律运算电路，其规律功能表如表2-1。用VHDL完成该规律运算电路模块的程序设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括列写真值表、总体设计思想、模块设计及其VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。表2-1 规律运算电路功能表S S S Y2 1 0S2S1S0Y0 0 0 Y=not(A)100Y=(A)xor(B)0 0 1 Y=(A)or(B)101Y=not((A)xor(B))0 1 0 Y=(A)and(B)110Y=(A)or(B)or(C)0 1 1 Y=not((A)and(B))111Y=((A)and(B))or((A)and(C))2.4 3：8线译码器一、课题要求3：8线译码器。要求用VHDL完成译码器的设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括电路功能分析、列写规律功能表、模块设计及其相应的VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.5 规律函数发生器一、课题要求规律函数发生器的顶层电路如图2-1所示。要求A2A1A0IC138A2A1A0IC138Y0G1G2AG2BY1Y2Y3Y4Y5Y6Y72〕写出IC138〔即74LS138〕模块 Y1B的VHDL的设计程序。 AB13〕编译、仿真、下载并验证结果。 C Y210Y3二、试验报告要求 图2-1 规律函数发生器写出设计目的和设计要求。写出该规律函数发生器的设计思想。简述设计步骤。包括总体电路功能分析、模块设计及其VHDL的设计程序等。简述调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。6 4位二进制数∕BCD码变换器一、课题要求4位二进制数∕BCD码的变换电路。其中，8421BCD5位二进制数码表示，即输入变量为B3BB1B0，输出变量为D10D0D02D0D00。用VHDL4位二进制数∕BCD码的转换电路模块的程序设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括列写真值表、总体设计思想、模块设计及其VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.7 格雷码变换器一、课题要求设计一个44位格雷码为输入变量〔GGGG，二进制码为输出变量BBBB。3 2 1 0 3 2 1 0用VHDL4位格雷码∕二进制码的变换电路模块的程序设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括列写真值表、总体设计思想、模块设计及其VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.8 BCD码加法器一、课题要求设计一个BCD码加法器电路。输入为两个一位的BCD码：AAAA 和3 2 1 0BBBB 。3 2 1 0用VHDL4位格雷码∕二进制码的变换电路模块的程序设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括列写真值表、总体设计思想、模块设计及其VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.9 四位并行乘法器一、课题要求用组合电路设计一个44A[3..0]B[3..0]8位二进制数P[6..0]。并行乘法器的算法如下：例如：用A〔=1011〕表示被乘数，B〔=1101〕表示乘数。则有1011 „„„„„„„被乘数A×〕 1101 „„„„„„„„乘数B

AAA3 2 1 0BBB3 2 1 001011 A×B0＋〕 0000 „„„„„„„„位积A×B10101 „„„„„„„„局部积之和＋〕 1011 „A×B21101 之和3＋〕1011 A×B37654321010001111„„„„„„„乘积项P76543210用图形法完成该课题设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括总体设计思想、设计电路原理图、模块设计及其VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。10 BCD∕七段数字显示译码器一、课题要求设计BCD∕七段数字显示译码器。要求用VHDL完成译码器的设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括电路功能分析、列写规律功能表、模块设计及其相应的VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.11 根本触发器一、课题要求用与非门组成RS触发器和钟控D触发器。用VHDL设计正边沿D触发器和负边沿JK触发器〔选做。编译并仿真触发器的规律功能。下载、测试触发器的规律功能。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括列写真值表、画出规律电路图、写出VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.12 同步十进制计数器一、课题要求用JK触发器〔或D触发器〕和门电路设计一个同步十进制计数器。时钟输入clk，复位输入端为reset，计数输出端为q3、q2、q1、q0，进位输出端为co。用图形法〔或VHDL〕完成课题设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括写出十进制计数器的状态方程及JK触发器的驱动方程，画出十进制计数器的时序规律电路图。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.13 动态扫描数码显示器一、课题要求8位的动态扫描数码显示器。输入信号：八组BCD码4位；输出信号：7个数据信号，作为动态显示LED数码管七段字型的驱动信号；88LED数码管位控扫描信号。依据设计要求，该系统应包括有8进制计数器、3：8译码器、BCD∕七段数字显示译码器、81多路数据选择器等模块。进入工作状态时，由481多路数据BCD码〔4位〕数据中选出一组，通过BCD∕七段数字显示译码器后输出；数据选择的时序和挨次由8进制计数器把握。与此同时，3：8译码器产生位选通信号。动态扫描数码显示器电路框图如图2-2所示。44︰8:1MUX44︰8:1MUX08段译码器1Q4Y0DY1abdec8︰47selY7gdpf38计数器3:8译码器enresetclkQ33Y0DY1L0L1L3L3L4L5L6L78Y7数据线D7enclrclk

位控线图2-2 动态扫描数码显示器电路框图要求各个模块用VHDL完成设计；顶层电路用图形法完成设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括总体电路功能分析、设计方案框图、模块设计及其相应的VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。2.14双向移位存放器一、课题要求设计一个四位移位存放器，具有置数、左移、右移和存放功能。其中DDD1、D0为数据输入端，Q3、Q2、Q1、Q0为数据输出端，DR、DL分别为右移和左移输入数据端，S1、S0为把握模式输入端。四位移位存放器的规律功能如表2-2所示。用VHDL4位双向移位存放器电路模块的程序设计。编译、仿真、下载并验证结果。 表2-2 双向移位存放器规律功能表把握信号完成功能把握信号完成功能S1S0S1S000保持01右移10左移11置数依据试验课题的具体要求，简述4位双向移位存放器电路的功能表、总体设计思想及顶层电路图、VHDL的设计程序等。表达调试过程，给出引脚锁定情况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。15 环形计数器与扭环计数器一、课题要求84右移环形计数器。2-382-44右移环形计数84右移环形计数器模块。将两个计数器组合起来，形成可把握的扭环计数器和环形计数器。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。84右移环形计数器的状态图、总体设计思想及顶层电路图、VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。00000000100011000100100100100001111011011010001101111111010110110110图2-3 模8右移扭环计数器状态图11111111000011100111100000110001010010011101011000101100101001011011图2-4 模4右移环形计数器状态图16 二十四进制计数器一、课题要求8421BCD码二十四进制计数器。由可预置二进制递增计数器74LS163和8421BCD2-5所示。2-5所示电路的工作原理。用VHDL74LS163模块的程序设计。用图形法完成计数器的顶层电路设计。编译、仿真、下载并验证结果。二、试验报告要求写出设计目的和设计要求。依据试验课题的具体要求，简述设计步骤。包括总体电路功能分析、模块设计及其相应的VHDL的设计程序等。表达调试过程，给出引脚锁定状况。记录仿真结果〔含波形图〕及下载测试结果。三、试验结果争论及心得体会。0TTL1630TTL163D3TTL163D31D2D1D0EN1EN2Q0Q1Q2Q3D2D1Q0Q1Q2Q3COD0EN1EN2COLDCRLDCR1图2-5 8421BCD码二十四进制计数器第三章数字系统设计工程〔数字规律课程设计课题〕1 多功能数字电子钟一、设计要求具有以二十四小时制计时、显示、整点报时、时间设置和闹钟的功能。1s。二、系统功能描述系统输入：系统状态及校时、定时转换的把握信号为 k、set；时钟信号clk，承受1024Hz；系统复位信号为reset。输入信号均由按键产生。LED显示输出；蜂鸣器声音信号输出。k=1S0T0set=1set=1k=1S0T0set=1set=1S1T1k=1k=1S2T2k=1k=1S3T3k=1

k=1图中：S0：显示计时时间 T0：显示闹铃时间S1：调计时的时 T1：调闹铃的时S2：调计时的分 T2：调闹铃的分S3：调计时的秒 T3：调闹铃的秒图图3-1 多功能数字钟把握器状态图系统功能的具体描述如下：计时：正常工作状态下，每日按24h计时制计时并显示，蜂鸣器无声，逢整点报时。校时：在计时显示状态下，按下“set键”，进入“小时”校准状态，之后按k键”则进入“分”校准状态，连续按下“k键”则进入“秒复零”状态，第k键”又恢复到正常计时显示状态。“小时”校准状态：在“小时”校准状态下，显示“小时”的数码管闪耀，并以4Hz的频率递增计数。“分”校准状态：在“分”校准状态下，显示“分”的数码管闪耀，并以4Hz的频率递增计数。“秒”复零状态：在“秒复零”状态下，显示“秒”的数码管闪耀并复零。：蜂鸣器在“59”分钟的第“515355“57”秒发频率为512Hz的低音，在“59”分钟的第“59”秒发频率为1024Hz的高音，完毕时为整点。显示：要求承受扫描显示方式驱动6个LED数码管显示小时、分、秒。闹钟：闹钟定时时间到，蜂鸣器发出周期为1s的“滴”、“滴”声，持续时间为10s；闹钟定时显示。闹钟定时设置set键”，进入闹钟的“时”设置状态，之后按下“k键”进入闹钟的“分”设置状态，连续按下“k键”则进入“秒”设置状态，第三次按下“k键”又恢复到闹钟定时显示状态。闹钟“小时”设置状态：在闹钟“小时” 设置状态下，显示“小时”的数码管闪耀，并以4Hz的频率递增计数。闹钟“分”设置状态：在闹钟“分” 设置状态下，显示“分”的数码管闪耀，并以4Hz的频率递增计数。数字钟系统电路构造框图如图3-2所示。1Hzk

电路

电路setresetclk〔1024Hz〕

控制 1024Hz512Hz器 1Hz

1Hz 1024Hz蜂鸣器分