单周期实验报告-计算机组成与设计_第1页
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文档简介

CPULAB||6.5VerilogHDL在quartus20MIPS指令的单周期CPU分,实现CPU与外部设备的输入输出端口设计。实验中可采用高端地址。外部设备状态,读到CPU内部寄存器。I/OswDE2LED制信号(或数据信息)。即将对外部设备的控制数据,从CPU内部的寄存器,写入到外CPU输入,并将判别或处理结果,利用板载LED灯或7段LED数码管显示出来。4bit4bit2LED10LED10进制形式 1万用 1示波 1 puter_sim.v文件,设定模拟输入信号,对照波形图见I/O拓展部分)CPUI/Oio_input_reg.v,sc_input.v与sc_output.v文件。其中io_output_reg.v与output.v(本实验对单周期CPU计也用了一定程度的了解。能够熟悉操作单周期CPU进行基本的运算功能实现。汇编语言方面,通过编写自己的指令以使CPU达到目标效果,对汇编语言也有了一定的认识与 在没有对单周期CPU有较深理解之前,实验过程较为艰难且寸步难行,而一旦对单周期CPU运行情况有深刻的理解时,各种问题便迎刃而解。因此,在实验前,还是要DEPTH=64;%Memorydepthandwidtharerequired%WIDTH=32;%Enteradecimalnumber%ADDRESS_RADIX=HEX;%Addressandvalueradixesareoptional%DATA_RADIX=HEX;%EnterBIN,DEC,HEX,orOCT;unless%%otherwisespecified,radixes=HEX%0:1:2:3 4:5:6 ;%loop:addi$1,$0,07:8c460000; lw$6,0($2)#loaddata[c0h]8:8c670000; lw$7,0($3)#loaddata[c4h]9:ad460000; sw$6, A:ad670000; sw$7, B:8c880000; lw$8,0($4)#loaddata[c8h]C ; beq$8,$1,add#if$8=0,gotoaddD ; addi$1,$1,1#$$1+=1E ; beq$8,$1,sub#if$8=1,gotosubF ; addi$1,$1,1#$$1+=1 ;% beq$8,$1,and#if$8=2,gotoand% ;% addi$1,$1,1#$$1+=1% ;% beq$8,$1,or#if$8=3,gotoor%13:00c74820;%add:add$9,$6,$7%14:aca90000;% sw$9,0($5)#saveoutputtodata[80h]% ;% jloop%16:00c74822;%sub:sub$9,$6,$717:aca90000;% sw$9,0($5)#saveoutputtodata[80h]% ;% jloop%19:00c74824;%and:and$9,$6,$71A:aca90000;% sw$9,0($5)#saveoutputtodata[80h]% ;% jloop%1C:00c74825;%or:or

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