中小规模时序逻辑设计

电子科技大学实验报告学生姓名：ZYZ 学号：2014060103026指导教师：DJ一、实验项目名称：中小规模时序逻辑设计二、实验目的：i掌握 计数器的逻辑功能。2掌握 计数器的级联使用方法。3采用 计数器和小规模逻辑门设计进制计数器。三、实验内容：.时钟输入采用实验箱的信号（在电源开关下面），分别测试两片的逻辑功能。由于数码管不能显示,所以用灯显示计数器的输出状态。2将两片 进行级联，实现模计数器，用灯显示计数器的输出状态。3用两片 分别实现模和模计数器，用数码管显示计数器的输出状态。再将两片 进行级联，实现模计数器，用数码管显示计数器的输出状态。四、实验原理：1计6数1器的逻辑符号和引脚排列如下图所示。表 计数器的逻辑功能输入输出工作模式CLEARLOADENPENTCLOCKDCBAQn+lQn+lQn+lQn+1DCBAdddd0000异步清0fDCBADCBA同步置数fdddd加法计数加法计数ddddQnQnQnQnDCBA数据保持ddddQnQnQnQnDCBA数据保持图中，Clock是计数脉冲（上升沿有效），CLEAR是异步清0端；LOAD是同步置数端；EnableP和EnableT是计数器工作状态控制端；D〜A是并行输入数据端；RCO是进位信号输出端；Qd~Qa是计数器状态输出端。2.集成4位计数器74x161的功能：（1）异步清0功能当CLEAR=0时，计数器清0。从表可见，在CLEAR=0时，其它输入信号都不起作用。（2）同步并行置数功能当CLEAR=1、LOAD=0时，在Clock上升沿的作用下，数据DCBA并行置入计数器，使Qn+1Qn+1Qn+iQn+1=DCBA。3210（3）二进制同步加法计数功能当CLEAR=1、LOAD=1时，若ENP=ENT=1,则计数器对计数脉冲信号按4位二进制数自然顺序进行加法计数。（4）保持功能当CLEAR=1、LOAD=1时，若EP=0或ET=0，则计数器将保持原状态不变。当计数到1111时，若ENT=1,则进位输出信号RCO=1；其它情况下RCO=0。五、实验器材（设备、元器件）：数字逻辑实验箱一台， （非门）、 （或门）、（与非门）、 （异或门）、 （数据选择器、多路复用器）、（触发器）各片， 或计数器片。六、实验步骤：实验步骤包括：查阅 的数据手册，学习它们的逻辑功能。根据实验内容连接输入和输出导线，拨动输入开关，观察指示灯的显示是否符合要求。根据设计要求进行组合逻辑设计，写出输出的与或式，根据数字逻辑实验箱上实际安装的芯片进行逻辑表达式的变换，连接输入和输出导线，测试是否完成相应的逻辑功能。七、实验数据：.测试 的逻辑功能，实际测试数据如下。表 逻辑功能测试输入输出实测输出是否符合逻辑功能CLEARLOADENPENTCLOCKDCBAQn+Qn+Qn+lQn+1DCBA是t是Qn+lQn+lQn+lQn+1DCBA是Qn+lQn+lQn+lQn+1DCBA是t加法计数是2将两片 进行级联，实现模计数器低位的义的 与高位的 或 相连，其余和自由计数时连接一致

图2模25计6数器的实现3用实现模计数器。输入为时清零，即将输出信号构成一个与非门，与相连图3模10计数器的实现

4.用7416分别实现模6计数器。在模16计数器上进行改造，输入为001时1清零，即将输出信号构成一个与非门，与 相连图4模6计数器的实现5将两片7416进行级联，实现模6计数器。在模25计6数器上改造，输入为0011111时0清零，即将输出信号构成一个与非门，与两片74X161的端相连图模6计数器的实现八、实验结论：在义 自由计数的接线和功能上，进行改造，使其具有相应