Quarus-II-基本设计流程-verilogHDL

QuartusII基本设计流程Stp1：建立工作库文件夹Stp2：输入设计项目原理图/VerilogHDL代码Stp3：存盘，注意文件取名Stp4：创建工程Stp5：启动编译Stp6：建立仿真波形文件Stp7：仿真测试和波形分析Stp8：引脚锁定并编译Stp9：编程下载/配置Stp10：硬件测试st1：建立工作库文件夹（1）新建一个文件夹：例如：在D盘建立文件夹mux21a（即D：\mux21a)(2)编辑设计文件并保存：FILE->NEW,选择VerilogHDLFileNew窗口stp2.编辑设计文件stp3存盘存盘输入2选1多路数据选择器的VerilogHDL程序，FILE->SAVE

AS(以模块名为文件名保存在D：\mux21a下(或你所建立的目录下)选择“是”可自动进入下一个阶段—创新工程选择“否”则保存文件不进入创建工程的阶段stp4.创建工程FILE->NEWPROJECTWIZARD1说明创建工程向导所做的事2工程路径工程名顶层实体名3工程中使用的文件选择目标器件45使用其他EDA工具这里全为空6显示刚才的所有设置stp5.启动全程编译Processing->StartCompilation或单击此按钮有错修改，再编译直到编译成功。stp6.建立仿真波形文件（1）打开波形编辑器File->Newstp7.仿真测试和波形分析（2）设置仿真时间Edit->EndTimestp7.仿仿真真测测试试和和波波形形分分析析（3））波形形文文件件存存盘盘File->Saveas文件件名名按按照照默默认认即即可可（4））将将实实体体中中的的端端口口选选入入View->Utilitywindows->NodeFinder若单单击击List没没有有实实体体的的端端口口出出现现请请查查看看1.当当前前工工程程是是否否正正确确2.是是否否设设计计修修改改后后没没有有再再次次编编译译鼠标全选拖入stp7.仿仿真真测测试试和和波波形形分分析析stp7.仿仿真真测测试试和和波波形形分分析析-设置置a端端口口为为周周期期为为500ns的的时时钟钟信信号号（5））编编辑辑输输入入波波形形1鼠标单击此处，选中端口a全部时间域2单击此处打开，时钟窗口3stp7.仿仿真真测测试试和和波波形形分分析析-设置置b端端口口为为周周期期为为200ns的的时时钟钟信信号号（5））编编辑辑输输入入波波形形使用用上上面面同同样样方方法法设设置置b端端口口为为周周期期为为200ns的的时时钟钟信信号号stp7.仿真真测试试和波波形分分析-设置端端口s的输输入波波形1.保证光标处于选时间域状态2.光标拖动选中s端口的一段时间域3.单击此处，使其位高电平stp7.仿真真测试试和波波形分分析输入波波形设设置如如下图图：（不设置置输出出端口口）stp7.仿真真测试试和波波形分分析（6））启动动仿真真器Processing->StartSimulation或单击击此按按钮(7)观观察仿仿真结结果符合逻逻辑电电路的的输出出，证证明电电路设设计正正确S为高电平，y输出a端的低频信号S为低电平，y输出b端的高频信号stp8.引脚脚锁定定并编编译规划：：自己选选择电电路模模式：：建议议选择择模式式5两个时时钟的的输入入分别别作为为a，，b端端口的的输入入：clock0连连接接a输输入端端256hz，，clock5连连接接b输输入接接1024Hzs端口口可连连接到到一个个按键键，键键1输出端端y接接SPEAKER在发给给大家家的资资料中中，实实验电电路结结构图图NO.5中找找出图图中对对应的的信号号名：：键1对应应PIO0在发给给大家家的芯芯片引引脚对对照表表中查查找图图中这这些信信号名名所对对应的的目标标芯片片的引引脚号号扫描显显示电电路原原理图图模式5实验验电路路图查表举举例stp8.引脚脚锁定定并编编译查表举举例选择实实验板板上插有的的目标标器件件目标器件引脚名和引脚号对照表键1的的引脚脚名键1的的引脚脚名对应的的引脚脚号stp8.引脚脚锁定定并编编译123所设计电路端口实验结构图中信号名目标器件引脚号a端口clock0152b端口clock5150s端口PIO018y端口SPEAKER164查图和和查表表的结结果stp8.引脚脚锁定定并编编译stp8.引脚脚锁定定并编编译1.选选择Assignments->AssignmentEdit23鼠标双击此处，选择端口4加入所有引脚5输入引脚号stp8.引脚脚锁定定并编编译保存并并再编编译也可使用工具栏中的按钮进行编译Tools->programmer或按按确认硬硬件设设置:如果果HardwareSetup为NoHardware，先先接上上USB下下载线线，打打开电电源，，然后后按下下述操操作即即可12stp9.编程程下载载/配配置3stp10硬件件测试试按下和和松开开键1，SPEAKER会发发出不不同的的尖叫叫声，，证明明电路路运行行正确确。附1：：全程程编译译前约约束项项目设设置选择配配置器器件的的工作作方式式Assignments->settings:选选择Device单击Deviceandpinoptions按按钮配置失败，自动重新配置选择配置器件和编程方式配置模式配置器件产生压缩文件用于下载闲置引脚的状态设置双目标端口设置附2：：功能能仿真真Processing->GenerateFunctionalSimulationNetlistAssignments->settings:Simualtorsettings:Simulationmode:FunctionalSimulationinput:确定定矢量量文件件