EDA综合课程设计

会计学1EDA综合课程设计一、EDA-V型实验系统介绍1、系统整体结构图2、将要用到的主要模块8位七段数码管显示模块；16×16点阵模块；CPLD/FPGA适配器接口；12位按键输入模块；18位拨码开关输入模块；蜂鸣器输出模块；可调数字信号源；8×2LED灯。第1页/共48页实验系统布局图返回第2页/共48页8位七段数码管显示模块第3页/共48页8位七段数码管显示模块：

数码管为共阴数码管。本模块的输入口共有11个，其中8个段信号输入口，分别为A、B、C、D、E、F、G、DP；3个位信号输入口，分别为SEL0、SEL1、SEL2。其中SEL0、SEL1、SEL2位于16×16点阵模块区，它们经3-8译码器后送给数码管作位选信号，最右边为第一位，对应关系如下表：接口序号数码管状态SEL2SEL1SEL0111第1位亮110第2位亮101第3位亮100第4位亮011第5位亮010第6位亮001第7位亮000第8位亮返回第4页/共48页16×16点阵模块第5页/共48页16×16点阵模块；列选信号为SEL0～SEL3经4-16线译码器后给出，最右边为第一列；行选信号为L0～L15，最上方为第一行。SEL3SEL2SEL1SEL0点亮列号1111第1列1110第2列1101第3列1100第4列1011第5列1010第6列1001第7列1000第8列0111第9列0110第10列0101第11列0100第12列0011第13列0010第14列0001第15列0000第16列返回第6页/共48页CPLD/FPGA适配器接口：下载该芯片时将芯片选择开关拨向CPLD。18位拨码开关输入模块：开关拨向下时为低电平，拨向上时为高电平。输出口最左边对应开关D17，最右边对应开关D0。蜂鸣器输出模块；当输入口BELL_IN输入高电平时，蜂鸣器响。返回12位按键输入模块开关弹起时为高电平，按下时为低电平。输出口最左边对应开关K1。第7页/共48页可调数字信号源：时钟信号源可产生从1.2Hz~20MHz之间的任意频率。该电路采用全数字化设计，提供的最高方波频率为20MHz，最低频率为1.2Hz，并且频率可以在这个范围内随意组合变化。整个信号源共有6个输出口（CLK0～CLK5），每个输出口输出的频率各不相同，通过JP1～JP11这11组跳线来完成设置。具体设置方案见实验指导书。返回第8页/共48页EDA综合课程设计（一）

——计数器及数码显示综合设计第9页/共48页一、

实验目的1、

设计一个带使能输入、进位输出及同步清0的增1十进制计数器，波形图见图1-1；2、

设计一个带使能输入及同步清0的增1十二进制计数器，波形图见图1-2；3、

设计一个带使能输入及同步清0的六十进制同步加法计数器；4、设计一个四位二进制可逆计数器；5、设计一个共阴7段数码管控制接口，要求：在时钟信号的控制下，使6位数码管动态刷新显示上述计数器的计数结果。

第10页/共48页8位LED显示器接口

第11页/共48页EDA综合课程设计（二）

——数字秒表设计第12页/共48页一、设计要求：秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。秒表的逻辑结构较简单，它主要由显示译码器、分频器、十进制计数器、六进制计数器和报警器组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲。除此之外，整个秒表还需有一个启动信号和一个归零信号，以便秒表能随意停止及启动。第13页/共48页二、模块结构四个10进制计数器：用来分别对百分之一秒、十分之一秒、秒和分进行计数；两个6进制计数器：用来分别对十秒和十分进行计数；分频器：用来产生100HZ计时脉冲；显示译码器：完成对显示的控制。

第14页/共48页三、实验内容及步骤：1.根据电路持点，用层次设计概念将此设计任务分成若干模块，规定每一模块的功能和各模块之间的接口。让几个学生分做和调试其中之一，然后再将各模块合起来联试。以培养学生之间的合作精神，同时加深层次化设计概念。2.了解软件的元件管理深层含义，以及模块元件之间的连接概念，对于不同目录下的同一设计，如何熔合。3.适配划分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生有更深一步了解。熟悉了CPLD设计的调试过程中手段的多样化。4.按适配划分后的管脚定位，同相关功能块硬件电路接口连线。5

所有模块全用VHDL语言描述。第15页/共48页数字秒表内部结构图。

第16页/共48页分时选择模块第17页/共48页四、硬件要求：主芯片EPF10K10LC84-4。

6位八段扫描共阴级数码显示管。二个按键开关（归零，启动）。

第18页/共48页五、实验连线：输入接口：1．代表归零，启动信号RESET、START的管脚分别连接按键开关。2．

蜂鸣器鸣响信号SPEAKER接蜂鸣器的输入。3．代表计数时钟信号CLK的管脚同2.5MHZ时钟源相连。输出接口：代表扫描显示的驱动信号管脚SEL2，SEL1，SEL0和A～G参照设计一中的连法。

第19页/共48页EDA综合课程设计（三）

——数字钟设计第20页/共48页一、设计要求（数字钟的功能）1．具有时，分，秒，计数显示功能，以24小时循环计时。2．具有清零，调节小时、分钟功能。3.具有整点报时功能，整点报时的同时LED灯花样显示。

第21页/共48页二、实验目的：1．掌握多位计数器相连的设计方法。2．掌握十进制、六进制、二十四进制计数器的设计方法。3．巩固多位共阴极扫描显示数码管的驱动及编码。4．掌握扬声器的驱动。5．LED灯的花样显示。6.掌握EDA技术的层次化设计方法。

第22页/共48页三、硬件要求：1．主芯片EPF10K10LC84-4。2．8个LED灯。3．蜂鸣器。4．8位八段扫描共阴极数码显示管。5．三个按键开关（清零，调小时，调分钟）。

第23页/共48页四、实验原理：在同一芯片EPF10K10上集成了如下电路模块：

1．时钟计数： 秒——60进制BCD码计数； 分——60进制BCD码计数； 时——24进制BCD码计数；同时整个计数器有清零，调分，调时功能。在接近整数时间能提供报时信号。2．具有驱动8位八段共阴扫描数码管的片选驱动信号输出和八段字形译码输出。3．蜂鸣器在整点时有报时驱动信号产生。4．LED灯在整点时有花样显示信号产生。第24页/共48页五、模块说明:各种进制的计数及时钟控制模块（10进制、6进制、24进制）;扫描分时显示、译码模块;彩灯、扬声器编码模块;各模块都用VHDL语言编写。各功能模块连接示意图如图所示。

第25页/共48页

数字钟各模块连接示意图

第26页/共48页六、实验连线：输入接口：1．代表清零、调时、调分信号RESET、SETHOUR、SETMIN的管脚分别连接按键开关。2．代表计数时钟信号CLK和扫描时钟信号CLKDSP的管脚分别同1HZ时钟源和32HZ（或更高）时钟源相连。输出接口：1．代表扫描显示的驱动信号管脚SEL2，SEL1，SEL0和A～G参照设计一中的连法。2．代表扬声器驱动信号的管脚SPEAK同扬声器驱动接口SPEAKER相连。3．代表花样LED灯显示的信号管脚LAMP0……LAMP2同三个LED灯相连。第27页/共48页EDA综合课程设计（四）

——16X16点阵显示综合实验

第28页/共48页一、

实验要求

设计一个共阴16X16点阵控制接口，要求：在时钟信号的控制下，使点阵动态点亮，点亮方式自行设计，其中列选信号为16-4编码器编码输出。

16X16点阵控制接口

第29页/共48页二、实验内容

16X16点阵控制接口引脚功能

控制器的引脚功能图如上图所示，其中：DIN[3..0]为显示花样模式选择，高电平有效；CLK为时钟输入端；DOTOUT[15..0]为行驱动信号输出；SELOUT[3..0]为列选信号输出，为16-4编码信号。第30页/共48页图案1实现16X16点阵的16列同时从上往下依次点亮，全亮后16列又同时从下往上依次熄灭。第31页/共48页

列选信号：采用与7段数码管的位选信号一样的处理方法，即列扫描信号频率大于24HZ。

行驱动信号：可以采用移位的方法，可先定义一个16位的信号，若最高位置为‘1’，我们采用右移的方法，使每一位都置‘1’，这就实现依次点亮；当第0位也置‘1’后，给第0位置‘0’，再采用左移的方法将每一位又重新置‘0’，这样就实现了反相依次熄灭，等第15位为‘0’时，又重新开始，以此循环。对于其他的显示花样，请自行设计。第32页/共48页三、实验连线将CP端接时钟输出，并使输入频率约为1MHZ，DIN[3..0]分别接4位拨码开关，DOTOUT[15..0]分别接显示模块的L15~L0，SELOUT[3..0]分别接显示模块的SEL3~SEL0。

第33页/共48页一、实验目的：1、了解点阵字符的产生和显示原理。2、了解E2PROM和16×16点阵LED的工作机理。3、加强对于总线产生，地址定位的CPLD实现的理解。

二、硬件要求：1．

主芯片EPF10K10LC84-4。2．

可变时钟源。3．

带有事先编程好字库/字符的E2PROM2864。4．

16×16扫描LED点阵。16X16点阵字符发生器

第34页/共48页三、实验原理：

16×16扫描LED点阵的工作原理同8位扫描数码管类似。它有16个共阴极输出端口，每个共阴极对应有16个LED显示灯。所以其扫描译码地址需4位信号线。

2864E2PROM存贮器是电可擦除/编程的只读存贮器，容量为8k×8bit,有13位并行地址线和8位并行数据线，而一个完整的字符所需的存贮容间为32字节即32×8bit，也就是说2864最多可连续存256个16×16点阵字形。存贮方式可事先约定好。本实验就是要通过CPLD芯片产生读时序，将字形从2864中读出，然后产生写时序，写入16×16的点阵，使其扫描显示输出。

第35页/共48页四、字库格式说明这是一16×16点阵字库，一个字占32个字节，例如“正”：

所对应的32个字节是：W0“00000000”，W1“00000000”，W2“00000000”，W3“00000000”，W4“00010000”，W5“00001000”，W6“00010000”，W7“00001000”……

第36页/共48页四、实验内容、步骤、连线1、用EPF10K10芯片产生2864的地址和读信号，A12~A0，OE，2816的CS片选接“0”，VPP接“1”。2、用EPF10K10芯片接收2864的数据信号D7~D0，对外产生16×16点阵的扫描驱动电路，其中段驱动HOUT0～7、LOUT0～7；片选地址SEL3～SEL0。3、对2864中的字符地址映射，编写相应的顺序的读过程信号和写过程信号，以及相应的扫描顺序。用层次化设计调试，实现设计功能，进行适配划分,根据结果调整，改进设计。

第37页/共48页4、实验连线。（1）

输入接口：代表扫描和地址产生的时钟信号管脚同可调时钟源相连，扫描时钟CKDSP不低于250HZ，读操作时钟CLK不低于扫描时钟的20倍；汉字选择时钟HZSEL在1HZ左右。代表字形数据的信号管脚D7～D0同2864的数据口相连。（2）

输出接口：代表地址信号的管脚A0～A9同2864的地址相应端相连；代表扫描驱动的HOUT0～7、LOUT0～7，以及SEL0～SEL3信号管脚同16×16LED点阵的段驱动和片选地址端相连；第38页/共48页16X16点阵字符发生器的功能框图如图所示。

第39页/共48页题目五交通信号灯控制电路的设计设计一个交通信号灯控制电路。要求：1、主干道和支干道交替放行，主干道每次放行30秒，支干道每次放行20秒。2、每次绿灯变红灯时，黄灯先亮5秒钟，此时原红灯不变。3、用十进制数字（递增计数）显示放行和等待时间。设计任务与要求：第40页/共48页第41页/共48页题目六彩灯控制器用给定IC设计、安装与调试彩灯控制器,具体要求如下:（1）控制器有四组输出,每组至少能驱动四只LED。（2）设计用十六只LED组成的彩灯图案。图案的状态变换至少有三种,并且能定时自动切换。（3）彩灯图案状态变换的速度至少有快、慢两种。（4）安装并调试彩灯控制器

设计任务与要求：第42页/共48页第