微机原理 第四章 存储器课件

4.1现代高档微机系统的存储器体系结构4.2半导体存储器的分类与选用原则4.3存储器芯片和存储条的接口特性4.4内存储器系统的构成原理4.5高速缓存器（Cache)基本原理4.6虚拟存储器基本原理4.7PC系列微机的内存配置及其管理第四章存储器4-114.1现代高档微机系统的存储器

体系结构4.1.1分级存储器结构4.1.2虚拟存储器结构4-24.1现代高档微机系统的存储器体系结构4.1.1分级存储器结构分级存储器结构示意图CPU内部寄存器高速缓冲存储器(Cache)内存储器外存储器容量增速度、位价格减高速缓存的引入，把慢速的内存当高速内存来使用。4.1.2虚拟存储器结构

虚拟存储器技术是在内存与外存之间引入相应的硬件和软件，把大容量的外存当大容量的内存来使用。4-34.2.1半导体存储器的分类4.2半导体存储器的分类与选用原则•ROM的类型•RAM的类型掩模ROMPROM

EPROM

E2PROMFlashROMSRAM

DRAMIRAMNVRAM半导体存储器从功能和应用角度主要有两大类:4-5FlashROM的特点:4.2.1半导体存储器的分类兼具有EEPROM、SRAM和DRAM的优点：■速度高、密度大；非易失；■内含命令、状态寄存器，可在线编程；■可整片/按扇区/按页面/按字节擦写；■有数据保护、保密能力。FlashROM应用：■主板、显卡BIOS■移动存储器■MP3播放器■数码相机、摄像机存储卡

■嵌入式、便携式系统电子盘4-64.2.2存储器芯片的选用原则4.2半导体存储器的分类与选用原则1.ROM与RAM的选用2.ROM类型的选用3.RAM类型的选用4.芯片型号的选用掩模ROMPROMEPROM

E2PROMFlashROMSRAMDRAM内存条4个层面4-74.3.1各类存储芯片的接口共性1.各类存储器芯片的通用引脚从与CPU接口的特性看，各类存储器芯片除电源线和地线外，一般都有以下四类外部引脚信号线：4.3存储器芯片和存储条的接口特性

用于选择存储器存储单元用于向存储器芯片写入或从存储器芯片读出数据用于选择存储器芯片用于控制存储器芯片中数据的读出或写入存储器芯片的通用引脚A0A1AnD0D1Dm地址线

OEWE数据线读允许片选写允许

CS4-92.与CPU的连接特性不匹配4.3.1各类存储芯片的接口共性4类接口信号线（电源线除外）数据线地址线片选线读/写控制线直连直连地址译码器DB

低位

高位AB匹配直连等待产生电路CB相应线CPU关键：高低位AB如何划分根据译码方式的不同，可有三种常用片选控制方法：1、线选法2、全译码法3、局部译码法4-104.3.2DRAM的接口特殊性

动态刷新

地址线二路复用2.DRAM接口的特殊性

●DRAM芯片集成度高，存储容量大，为节省外部引脚，其地址输入一般采用两路复用锁存方式1.DRAM在原理和结构上与SRAM有很大不同：

●DRAM是靠电荷存储器件（或电容）存储信息，由于电容存在漏电现象，不停电也会导致信息丢失。4.3存储器芯片与CPU的接口特性4-112.DRAM存储条实物样例3.各类内存条接口特性及安装规则4.3.3.DRAM存储条及其接口特性(a)168线256MBSDRAM内存条(b)184线256MBDDRSDRAM内存条4-134.4内存储器系统的构成原理——用存储器芯片构成存储器系统存储器结构的确定

——单体？多体？存储器芯片的选配存储器接口的设计

——关键三项任务：4-144.4.1存储器结构的确定

在微机系统中，为能支持多种数据宽度操作，存储器一般都按字节编址，以字节为单位构成。所以：对8位微机，用单体结构对16位微机，用双体结构对32位微机，用4体结构……4-152.8体存储器结构示例（Pentium存储器）PentiumA3~A31D0~D63地址锁存器存储体0存储体1存储体2存储体7数据收/发驱动器A3~A31D0~D7D16~D23D56~D63D8~D15D0~D63BE7BE2BE1BE04.4.1存储器结构的确定4-174.4.2存储器芯片的选配位扩展字扩展字位扩展存储器芯片的选配包括芯片的选择和组配两方面。其中，存储器芯片的组配又包括：4-184.4.2存储器芯片的选配通过位扩展，满足（8位）字长要求。地址总线A0A91K×1位76543210DDDD7D6D5DDDD4D3D2D1D0DDA0A9CSWE数据总线•地址、片选、读/写控制线并连•数据线分连等效的1K×8位芯片位扩展字扩展字位扩展

例如，用1K×1位芯片组成1KB存储器的位扩展设计如下：4-19位扩展字扩展字位扩展4.4.2存储器芯片的选配

当存储芯片的字长和存储单元数均不能满足存储器系统的要求时，就需要进行字位全扩展。包括两方面设计：

位扩展设计

字扩展设计4-21实际上就是要解决存储器同CPU三大总线的正确连接与时序匹配问题。而重点又是在地址分配的基础上实现地址译码。1.存储器片选控制方法2.存储器接口设计举例4.4.3存储器接口设计4-22•线选法•局部

译码法•全局

译码法低位地址线直接接片内地址，将余下的高位地址线分别作为芯片的片选信号。1.存储器片选控制方法A0～A10

2KB(0)11A0～A10A11A0～A10

2KB(1)A0～A10

2KB(3)A0～A10

2KB(2)A12A13A14CSCSCSCSA15用于片选的地址线(A14～A11)在每次寻址时只能有一位有效，不允许同时有多位有效，因此，存储空间的利用率低。4.4.3存储器接口设计4-23

与前两种译码方法相比，存储空间利用率最高且译出的地址连续，不存在地址重叠问题，但译码电路最复杂。对余下高位地址总线全部译码，译码输出作为各存储器芯片的片选控制信号。•线选法•局部

译码法•全局

译码法无论是局部译码还是全译码，译码方案既可采用门电路译码、译码器芯片译码，还可采用PROM芯片译码等。1.存储器片选控制方法4.4.3存储器接口设计译码器A0～A12

8KB(0)13A0～A12A0～A12

8KB(1)A0～A12

8KB(3)A13～A15CSCSCSY0Y1Y3Y4～Y74-252.存储器接口设计举例例4.1试用2732EPROM芯片为某8位微机系统(地址总线宽度为20位)构建一个32KB的程序存储器，要求存储器地址范围为F8000H至FFFFFH。分析：2732为4K×8位的EPROM芯片。此例不必进行位扩展，但要进行字扩展,即用8片2732芯片将存储器字数扩展到32K个。

∴关键是在地址分配的基础上确定译码方案4.4.3存储器接口设计4-26解：（1）根据要求列出存储器地址分配表容量分配芯片地址范围容量分配芯片地址范围4KB2732-1F8000～F8FFFH4KB2732-5FC000～FCFFFH4KB2732-2F9000～F9FFFH4KB2732-6FD000～FDFFFH4KB2732-3FA000～FAFFFH4KB2732-7FE000～FEFFFH4KB2732-4FB000～FBFFFH4KB2732-8FF000～FFFFFH4.4.3存储器接口设计4-27(3)确定译码电路片选译码电路1A12A13A14A15A16A17A18A191KΩ+5VCBG2AG1AY0Y1Y2Y3Y4Y5Y6Y7F8000～F8FFFHF8000～F8FFFHFA000～FAFFFHFB000～FBFFFHFC000～FCFFFHFD000～FDFFFHFE000～FEFFFHFF000～FFFFFH74LS138&G2BIO/M4.4.3存储器接口设计4-29(4)存储器电路1A12A13A14A16A15WAITIO/MA17A18A191kΩY0Y1Y2Y3Y4Y5Y6Y7ABCG2AG2BG174LS138+5VA0～A11273232K×8bitD0～D7CSCSOECSRDCSCSCSCSCS&4.4.3存储器接口设计4-30

解：该例SRAM芯片字长不足8位,需用2个芯片为一组进行位扩展后，再进行字扩展。芯片组位分配地址范围A19A18A17A16A15A14A13

A12

～A00#、2#10010000000～1FFFH90000～91FFFH1#、3#10010010000～1FFFH92000～93FFFH

例4.2试用8K×4位的SRAM芯片为某8088微机系统构成一个16KB的RAM存储器，RAM的起始地址为90000H。(1)列出各芯片组的地址范围和存储器地址位分配4.4.3存储器接口设计4-31（2）用门电路译码来产生2个芯片组的片选信号。字位扩展设计如下：

用8K×4位芯片构成的16KB存储器

A0～A12CS

D0～D3WE8K×4位(1#)

A0～A12CS

D0～D3WE8K×4位(2#)

A0～A12

CS

D0～D3WE8K×4位(0#)&WRD4～D7413A0～A12A19A18A17A16A15A14

A0～A12CS

D0～D3WE

8K×4位(3#)D0～D34≥1≥1A13M/IO4.4.3存储器接口设计4-32

例4.3试用16K×8位的SRAM芯片为某8086微机系统设计一个256KB的RAM存储器系统，RAM的起始地址为00000H。偶数存储体

奇数存储体芯片A19A18A17A16A15A14～

A1A0芯片A19A18A17A16A15A14～

A1A00000000000～FFFFH00000000000～FFFFH11000010000～FFFFH01000010000～FFFFH12000100000～FFFFH02000100000～FFFFFFFFH03000110000～FFFFFFFFH04001000000～FFFFFFFFH05001010000～FFFFH16001100000～FFFFH06001100000～FFFFFFFFH07001110000～FFFFH1解：此例要采用双体结构。这时，两个存储体中各存储芯片的地址位分配如下表所示。4.4.3存储器接口设计4-33译码方案选择：※独立的地址译码※统一的地址译码各存储体使用相同的读/写控制信号，而用字节选择信号（A0和BHE）作译码器的使能控制信号。用字节选择信号（A0和BHE）与CPU的读/写信号组合产生各存储体的读/写信号。4.4.3存储器接口设计4-344.4.3存储器接口设计奇数存储体CSD0～D7D8～D15A1～A14A18A19A15A16A17M/IOBHE

BLE（A0）A0～A13A0～A1316K×816K×8偶数存储体128K×8128K×8RD8814D0～D7D0～D7CSCSCSCSCSCSCSWEOEWEOECSWRG2AG2BG2AG2BY0Y7Y0Y7≥1ABCG1ABCG1用16K×8位的SRAM芯片实现的8086存储器4-354.5高速缓存器（Cache)基本原理4.5.1高速缓冲存储器结构

4.5.2高速缓存器与内存的映像方式

4.5.3高速缓存器的读/写过程

4.5.4分级Cache结构与平均访存周期的估算Cache是为了把由DRAM组成的大容量内存储器都看作是高速存储器而设置的小容量局部存储器,一般由高速SRAM构成。

Cache的有效性是利用了程序对存储器的访问在时间上和空间上所具有的局部区域性。4-364.5.1高速缓冲存储器结构

动画演示4-374.5.2高速缓存器与内存的映像方式

高速缓存中各页所存的位置与主存中相应页的映像关系，决定于对高速缓存的管理策略。从原理上，可以把映像关系分为三种方式：全关联方式直接映射方式分组关联方式4-381.全关联方式4.5.2高速缓存器与内存的映像方式

Cache和内存均分为若干个字节数相同的页。内存中的任一页都可被调入Cache的任一页中，所调入页的页号需全部存入地址索引机构中。寻址时,需将寻址地址同索引机构中的全部标记地址(页号)进行比较。2.直接映射方式Cache中全部单元被划分成大小固定的页；内存则被划分成段,段再被划分成与Cache大小相同的页。Cache中的各页只接收内存中相同页号的内容,地址索引机构中存放的标记地址是内存的段号。寻址操作时只需比较段号，无需比较页号,大大减少了地址比较次数。

3.分组关联方式这种方式是前两种方式的折中：Cache和内存都分为对应的若干组；然后,组内直接映射，组间全关联映射。4-394.5.3高速缓存器的读/写过程

1.Cache的读过程

CPU将主存地址送往主存、启动主存读的同时，也将主存地址送往Cache，并将主存地址高位部分同存放在地址映象机构内部的地址标记相比较：

●若CPU要访问的地址单元在Cache中(命中)，CPU只读Cache，不访问主存；●若不在(未命中)，这时就需要从主存中访问,同时把与本次访问相邻近的一页内容复制到Cache中，并在地址映象机构中进行标记。

4-402.Cache的写过程4.5.3高速缓存器的读/写过程Cache的写操作与读操作有很大的不同，这是因为在具有Cache的系统中，同一个数据有两个拷贝，一个在主存，一个在Cache中。因此，当对Cache的写操作命中时，就会出现如何使Cache与主存内容保持一致的问题。针对这一情况，通常有如下几种解决方法:通写(Write-Through)法改进通写(ImprovedWrite-Through)法回写(Write-Back)法4-41(1)通写(Write-Through)法4.5.3高速缓存器的读/写过程通写法改进通写法回写法

每次写入Cache时，同时也写入主存，使主存与Cache相关页内容始终保持一致。Cache的写过程

◆优点：简单，能保持主存与Cache副本的一致性，Cache中任意页的内容都可被随时置换，决不会造成数据丢失的错误；◆缺点：每次Cache写插入慢速的访主存操作，影响工作速度。4-42(2)改进通写法4.5.3高速缓存器的读/写过程通写法改进通写法回写法

如果对Cache写入的后面紧接着进行的是读操作，那么在主存写入完成前即让CPU开始下一个操作，这样就不至于造成时间上的浪费；如果前后两个操作都是对Cache的写，或者虽然是读，但对Cache的寻址没有命中时，仍需在CPU写主存时插入等待周期。Cache的写过程这种方法与通写法比，有利于改善系统性能。4-43(3)回写法4.5.3高速缓存器的读/写过程通写法改进通写法回写法每次只是暂时将数据写入Cache，并用标志将该页加以注明。当Cache中任一页数据被置换时，只要在它存在期间发生过对它的写操作,那么在该页被覆盖之前必须将其内容写回到对应主存位置中去；如果该页内容没有被改写,则其内容可以直接淘汰，不需回写。Cache的写过程这种方法的速度比通写法快,但结构要复杂的多,而且主存中的页未经随时修改，可能失效。4-444.5.4分级Cache结构与平均访存周期的估算为了最大限度地提高Cache的命中率，目前高档微机系统中普遍不仅采用了一级Cache,而且增设了二级Cache，从而构成一种分级Cache结构。

在有两级Cache的系统中，CPU对内存的平均访问周期T大体可按下式估算：

T=T1×H1+T2×(1-H1)×H2+TM(1-H1)(1-H2)式中：T1、T2和TM分别为一级Cache、二级Cache和内存的存取周期，H1和H2分别为一级Cache和二级Cache的命中率。4-454.6虚拟存储器基本原理1.段页式管理思想2.虚拟地址向物理地址的转换4.Pentium使用4MB页面时的地址定位3.页部件中的TLB结构及原理4-461、段页式管理思想虚拟地址空间是二维的，而线性地址空间和物理地址空间都是一维的。4.6虚拟存储器基本原理80486/Pentium存储器分段分页机制示意图段选择符：偏移量虚拟地址150310分段机制线性地址分页机制310310物理地址01CR0的PG位1,分页0,不分页4-472.虚拟地址向物理地址的转换全局或局部段描述符表段选择符TIRPL段内偏移量1364位段描述符基址32位段基址+••••••••••••（逻辑地址）线性地址页目录索引页表项索引页内偏移量页目录表页目录项全局或局部描述符表寄存器10CR332位×210=4KB页表••••••页表项1032位×210=4KB物理地址2级页表机构3112121102031222112110[共214×232=246=64TB]32位……153210310:动画演示4.6虚拟存储器基本原理4-483.页部件中的TLB结构及原理4.6虚拟存储器基本原理Pentium使用4KB分页时，采用两级页表机构节省了内存，但处理器进行地址变换时，需访问两级页表，从而降低了地址变换速度。为此,Pentium在页部件中设置了一个转换后援缓冲器TLB。

TLB是一个可容纳32个页表项的高速缓存，它存放着最近访问过的32个页面所对应的页表项。地址转换时，先查TLB,未命中时，再查二级页表。线性地址位31～