微机原理与接口-第5章第6章存储器IO接口课件

第五章存储器及其与CPU接口

▪存储器分类及性能指标▪随机读写存储器▪只读存储器▪存储器与CPU接口的基本技术

存储器是微型计算机系统中的重要组成部分。任何CPU构成的微机系统必须配备一定存储容量的存储器。存储器的主要功能是用来存放系统工作时的信息，即程序和数据。存储器容量愈大，能存放的信息就愈多，计算机的能力就愈强。

存储器作为计算机系统的重要组成部分，随着更好的存储载体材料的发现及生产工艺的不断改进，争取更大的存储容量、获得更快的存取速度、减小存储器载体的体积以及降低单位存储容量性价比等方面都获得快速的发展。

5.1存储器分类及性能指标5.1.1半导体存储器的分类简单的二级结构

主存 + 辅存一般为半导体存储器，也称为短期存储器。解决读写速度问题。包括磁盘（中期存储器）、磁带、光盘（长期存储）等。解决存储容量问题。DRAM：动态RAM。利用MOS管的栅极对其衬底间的分布电容保存信息，DRAM的每个存储单元所需MOS管较少，因此集成度高，功耗小，价格便宜。DRAM中的信息会因电容漏电而逐渐消失，需配置专门的动态刷新电路。四、只读存储器ROM

使用使只能读出，不能写入。ROM中信息关机后不消失。掩膜ROM（MaskedROM）：生产时已将程序、数据写入其中，用户只能读出，不能修改。PROM（ProgrammableROM）：可编程的只读存储器。PROM中的程序是由用户自行写入的，但一经写入就无法更改了，是一种一次性写入的ROM。EPROM（ErasableProgrammableROM

）：可擦除可编程存储器。EPROM可由用户自行写入程序，写入后的内容可用紫外线灯照射来擦除，然后可重新写入内容。EPROM可多次改写。E2PROM（ElectricallyErasableProgrammableROM

）：电可擦除可编程ROM。可用电信号进行清除和重写的存储器。E2PROM使用方便，但存取速度较慢，价格较贵。半导体存储器磁介质存储器光存储器Multi-SRAMNV-SRAMFIFOCache双极型：存取速度快，但集成度低，一般用于大 型计算机或高速微机中；MOS型掩膜ROM一次性可编程PROM紫外线可擦除EPROM电可擦除E2PROM可编程只读存储器FLASH读写存储器RAM只读存储器ROM（按读写功能分类)静态SRAM动态DRAM：集成度高但存取速度较低

一般用于需要较大容量的场合。速度较快，集成度较低，一般用于对速度要求高、而容量不大的场合。按存储介质分类5.1.2半导体存储器的主要技术指标1.容量：指一个存储器芯片能存储的二进制信息。

存储器芯片容量=存储单元数×每单元的数据位数例：6264

8KB=8K×8bit

61162KB=2K×8bit

1字节=8bit；1KB=210字节=1024字节；1MB=210KB=1024KB；1GB=210MB=1024MB；1TB=210GB=1024GB。2.存取时间：存取时间是指向存储器单元写入数据及从存储器单元读出数据所需的时间，有时又称为读写周期。3.功耗：功耗是存储器的重要指标，不仅表示存储器芯片的功耗，还确定了计算机系统中的散热问题。功耗通常是指每个存储元消耗功率的大小，单位为微瓦/位（µW/位）或者毫瓦/位（mW/位）。5.2随机读写存储器5.2.1静态读写存储器SRAMT1和T2组成一个双稳态触发器，用于保存数据。T3和T4为负载管。如A点为数据D，则B点为数据/D。T1T2ABT3T4+5VT5T6行选择线有效（高电平）时，A、B处的数据信息通过门控管T5和T6送至C、D点。行选择线CD列选择线T7T8I/OI/O列选择线有效（高电平）时，C、D处的数据信息通过门控管T7和T8送至芯片的数据引脚I/O。

一、静态RAM基本存储电路

二、典型的静态RAM芯片

不同的静态RAM的内部结构基本相同，只是在不同容量时其存储体的矩阵排列结构不同。典型的静态RAM芯片如Intel6116（2K×8位），6264（8K×8位），62128（16K×8位）和62256（32K×8位）等。图为SRAM6264芯片的引脚图，其容量为8K×8位，即共有8K（213）个单元，每单元8位。因此，共需地址线13条，即A12~A0；数据线8条即I/O8~I/O1、WE、OE、CE1、CE2的共同作用决定了SRAM6264的操作方式。

123456789101112131428272625242322212019181716156264NCA4A5A6

A7A8

A9A10A11A12I/O1I/O2I/O3GNDVCCWECE2A3A2A1OEA0CE1I/O8I/O7I/O6I/O5I/O46264的操作方式I/O1~I/O8IN写0100IN写1100OUT读0101高阻输出禁止1101高阻未选中×0××高阻未选中××1×I/O1~I/O8方式WECE1CE2OE

SRAM6264引脚图（一）6225662256是32K*8的CMOS静态RAM

补充：典型存储器芯片和译码器芯片62256工作表（二）3-8译码器74LS13874LS138引脚功能（1）片选信号：G1•G2A•G2B（2）CBA译码Y0到Y7有效5.2.2动态读写存储器DRAM

一、基本存储元素行选择线T1B存储电容CA列选择线T2I/O1.设

T1导通时（行选线＝1），将A＝1写入，则C上有电荷。2.行选择线有效时，数据通过T1送至B处；3.列选择线有效时，数据通过T2送至芯片的数据引脚I/O；4.为防止存储电容C放电导致数据丢失，必须定时进行刷新；5.动态刷新时行选择线有效，而列选择线无效。（刷新是逐行进行的。）刷新放大器

二、动态RAM集成芯片2164

一种典型的DRAM如Intel2164。2164是64K×1位的DRAM芯片，片内含有64K个存储单元，所以，需要16位地址线寻址。为了减少地址线引脚数目，采用行和列两部分地址线各8条，内部设有行、列地址锁存器。利用外接多路开关，先由行选通信号RAS选通8位行地址并锁存。随后由列选通信号CAS选通8位列地址并锁存，16位地址可选中64K存储单元中的任何一个单元。2164芯片的引脚和内部结构示意如图所示。

掩膜ROM芯片所存储的信息由芯片制造厂家完成，用户不能修改。掩膜ROM以有/无跨接管子来区分0/1信息：有为0，无（被光刻而去掉）为1。5.3.1掩膜ROM和PROM一、掩膜ROM（ReadOnlyMemory）位线字线

D3D2D1D0单元01010单元11101单元20101单元301105.3只读存储器ROM1.由浮栅雪崩注入的FAMOS器件构成。2.当浮栅有足够的电荷积累时，记录的信息为0，没有一定的电荷积累时，信息为1。3.用户可以多次编程。编程加写脉冲后，某些存储单元的PN结表面形成浮动栅，阻挡通路，实现信息写入。4.用紫外线照射可驱散浮动栅（浮栅上的电荷形成光电流漏），原有信息全部擦除（擦除后内容全为“1”），便可再次改写。5.3.2

可擦除可编程的只读存储器EPROM

典型的EPROM芯片常用的典型EPROM芯片有：2716（2K×8）、2732（4K×8）、2764（8K×8）、27128（16K×8）、27256（32K×8）、27512（64K×8）等。VCCPGENCA8A9A11OEA10CED7D6D5D4D3123456789101112131428272625242322212019181716152764VPPA12A7A6

A5A4

A3A2A1A0D0D1D2GND封装及引脚2764封装图A0～A12地址输入，213=8192=8KD0～D7双向数据线VPP编程电压输入端OE输出允许信号CE片选信号PGE编程脉冲输入端，读PGE=15.4存储器与CPU接口的基本技术5.4.1

接口连接应注意的主要问题一、CPU总线的负载能力

由于存储器芯片是MOS器件，直流负载很小，它的输入电容为5－10PF。所以：

小系统中，CPU与存储器可直连。

大系统常加驱动器。二、CPU时序与存储器存取时序的配合选择存储器芯片要尽可能满足CPU取指令和读写存储器的时序要求。一般选高速存储器，避免需要在CPU有关时序中插入TW，降低CPU速度。三、存储器组织和地址分配(1)确定整机存储容量。(2)整机存储容量在整个存储空间的位置。(3)选用存储器芯片的类型和数量。(4)划分RAM、ROM区，地址分配，画出地址分配图。四、控制信号的配合与连接一般指存储器的WE、OE、CS等与CPU的RD、WR等相连，不同的存储器和CPU其控制信号也不完全相同。5.4.2

存储器容量的扩充

当单片存储器芯片的容量不能满足系统容量要求时，可多片组合以扩充位数(位扩展)或存贮单元数(字扩展)。存储芯片存储模块存储体

进行位扩展，以实现按字节编址的结构

进行字扩展，以满足总容量的要求存储体、地址译码、数据缓冲和读写控制

二、单元数扩充（字扩展）例：用8K×8bit的6264扩充形成32K×8bit的存储区,需要的8K×8芯片数为：32K/8K=4（片）8K×8芯片A14A13A12～A0地址范围0＃000…00至1…110000H—1FFFH1＃010…00至1…112000H—3FFFH2＃100…00至1…114000H—5FFFH3＃110…00至1…116000H—7FFFH

连接时：⑴A0~A12，D7~D0，R/W等同名信号连接在一起。

⑵由于容量的扩充，增加了两位地址线，译码后产生4个片选信号，用于区分4个芯片。这样，32K的地址范围在4个芯片中的分配为：

称地址线A0～A12实现片内寻址，A13～A14实现片间寻址。

扩充连接图进行字扩展时，模块中所有芯片的地址线、控制线和数据线互连形成整个模块的低位地址线、控制线和数据线

，CPU的高位地址线（扩展的字线）被用来译码以形成对各个芯片的选择线——片选线。

当单元数与位数都要扩充时，将以上两者结合起来。如：用8K×8芯片构成32K×16存储区，需要4×2个芯片。（1）先扩充位数，每2个芯片一组，构成4个8K×16芯片组；（2）再扩充单元数，将这4个芯片组组合成32K×16存储区。5.4.3

8086/8088与存储器的连接

设CPU引脚已经外围芯片（锁存器、驱动器），可以连接存贮器或I/O接口电路。以8088系统总线与SRAM连接为例，AB、CB、DB如何连？地址总线的低位地址线直接与各存储芯片的地址线连接。所需低位地址线的数目N与存储芯片容量L的关系：L＝2N。地址总线余下的高位地址线经译码后，做各存储芯片的片选。通常M/IO信号也参与片选译码。

存储器片选译码电路例：用4片6264构成32K×8的存贮区。1.全译码法——高位地址线A19~A13全部参加译码，产生6264的片选信号。注：MEMW=IO/M+WRMEMR=IO/M+RD

整个32K×8存储器的地址范围：

00000H—07FFFH仅占用80881M容量的32K地址范围。用户扩展存储器地址空间的范围决定了存储芯片的片选信号的实现方式。地址总线余下的高位地址线经译码后，做各存储芯片的片选。通常IO/M信号也参与片选译码.全译码的优点地址唯一实现地址连续便于扩充全译码的优点地址唯一实现地址连续便于扩充次高位地址线A15~A13译码后产生片选信号区分4个存储芯片；最高位地址线A19~A16及IO/M用作片选信号有效的使能控制。２．部分译码法——除片内寻址外的高位地址的一部分来译码产生片选信号（简单）。缺点：地址重叠，每个地址有2（20~15）=25个重叠地址。令未用到的高位地址全为0，则称为基本存贮器地址。3．线选法

——用除片内寻址外的高位地址线中的任一根做为片选信号，直接接各存储器的片选端来区别各芯片的地址。特点：①线选法也有地址重叠区。②地址不连续，但简单。

实际应用中，存储器芯片的片选信号可根据需要选择上述某种方法或几种方法并用。

ROM与CPU的连接同RAM。用户扩展存储器地址空间的范围决定了存储芯片的片选信号的实现方式。地址总线余下的高位地址线经译码后，做各存储芯片的片选。通常IO/M信号也参与片选译码。低位地址线A12~A0直接接在存储芯片上，寻址片内8K单元；次高位地址线A15~A13译码后产生片选信号区分4个存储芯片；最高位地址线A19~A16及IO/M用作片选信号有效的使能控制。6.1I/O接口的基本功能与结构6.2I/O端口的编址方式6.3I/O同步控制方式6.4I/O接口中的中断技术

6.5I/O接口中的DMA技术

6.6I/O接口中的数据缓存技术6.7接口的分类

第六章I/O接口两者的信息类型可能不一样即使都是数字量信息，两者的信息格式、信号时序、传输速度还可能不一样6.1I/O接口的基本功能和结构I/O设备是微机系统必不可少的组成部分。但外部I/O设备并不能直接与微机相连,而需要通过I/O接口与微机相连，这是因为：6.1.1接口的基本功能6.1.2接口的基本结构总之，就是完成三大总线的转换和连接任务。不同外设的接口，其功能及与外设的连接、通信方式各不相同。但任何接口电路的基本功能是相同的，有三：6.1.1接口的基本功能作为微型机与外设传递数据的缓冲站正确寻址与微机交换数据的外设提供微型机与外设间交换数据所需的控制逻辑和状态信号。同样，不同外设接口的内部结构可能千差万别，但其基本结构也是相似的。与接口的基本功能相对应，接口电路必须包含以下三种基本逻辑部件：I/O数据缓冲寄存器——与功能1)对应寄存器地址译码器——与功能2)对应读/写控制逻辑——与功能3)对应对于一些比较复杂的接口,为了增强功能和适应不同I/O同步控制方式的需要，往往还要引入一些别的逻辑电路。6.1.2接口的基本结构1.接口电路的典型结构6.1.2接口的基本结构数据总线缓冲器读写控制逻辑地址总线缓冲与译码控制寄存器输出数据缓存器状态寄存器输入数据缓存器联络控制逻辑系统DB系统ABMPU中断请求I/O数据线外设准备好选通联络线系统读/写控制线等中断响应用以确定接口电路的工作方式和功能。输入缓存器和状态寄存器的输出接在数据总线上,因此它必须有三态输出功能。通常把接口中可被CPU读/写的寄存器称为I/O端口。端口寄存器的全部或部分端口线被连接到外设上。如图所示:M

P

UABDBCB接口数据状态控制I/O设备I/O端口1I/O端口2I/O端口3

所谓的I/O操作,是指I/O端口操作，而不是指I/O设备操作，即CPU访问的是与外设相连的I/O端口，而不是笼统的I/O设备。2.I/O操作6.1.2接口的基本结构6.2.1存储器映象方式6.2.2隔离I/O方式6.2.3Intel系列处理器的I/O编址方式6.2I/O端口的编址方式6.2.1存储器映象方式这种方式是将I/O端口与存储器单元同等看待，一起编址，所以也叫统一编址方式。读/写AB存储空间存储器I/O端口控制控制逻辑MPUDBRDWR6.2.1存储器映象方式

(2)I/O端口数目(即外设数目)只受总存储容量的限制,大大增加了系统的吞吐率。1.优点：(1)I/O操作与存储器操作完全相同，无需使用专用I/O指令，而存储器操作指令及其寻址方式非常丰富，从而使I/O功能增强，编程方便、灵活。

(3)使微机系统的读写控制逻辑简单。读/写AB存储空间存储器I/O端口控制控制逻辑MPUDBRDWR6.2.1存储器映象方式(2)为识别一个端口，必须对全部地址线译码，增加了地址译码电路的复杂性，并使外设寻址时间增长。(1)占用了存储器的一部分地址空间，使可用的内存空间减少。2.缺点：(3)访问存储器与I/O操作区别不明显。读/写AB存储空间存储器I/O端口控制控制逻辑MPUDBRDWR将I/O端口和存储器分开编址，即两者的地址空间是互相“隔离”的。6.2.2隔离I/O方式有两个地址空间，MPU使用不同的读写控制信号访问存储器和I/O端口。MPU必须采用专用I/O指令访问I/O端口，以便产生相应的I/O读写信号。存储器(1MB)MPU控制逻辑I/O端口(256个)MEMRMEMWIORIOWR/W控制2020８８８８ABDB1.优点：6.2.2隔离I/O方式存储器全部地址空间都不受I/O寻址影响；I/O地址译码较简单，I/O寻址速度较快；使用专用I/O指令和存储器访问指令有明显区别，可使编制的程序清晰易懂，便于检查。存储器(1MB)MPU控制逻辑I/O端口(256个)MEMRMEMWIORIOWR/W控制2020８８８８ABDB2.缺点：

6.2.2隔离I/O方式I/O指令类型少，不如存储器访问指令丰富，使程序设计灵活性较差；I/O指令只能在规定的内部寄存器和I/O端口间交换信息，处理能力和灵活性不如存储器映象式强；MPU必须提供存储器和I/O两组读写控制信号,增加了控制逻辑的复杂性。存储器(1MB)MPU控制逻辑I/O端口(256个)MEMRMEMWIORIOWR/W控制2020８８８８ABDB6.2.3Intel系列处理器的I/O编址方式Intel系列MPU既可采用隔离I/O编址方式,又可使用存储器映象I/O编址方式。Intel系列MPU的I/O地址空间关于Intel系列MPU的I/O编址方式的几点说明Intel系列MPU的I/O保护机制实际的80X86系统中只使用了1K字节的I/O空间，即只用A9～A0这十根地址线对I/O寻址，并且对这1K字节的I/O地址空间也大都按AT系统的技术标准作了分配。

80X86都提供一个区别于物理存储器地址空间的独立的I/O地址空间,由216(64K)个可独立寻址的8位端口组成。两个相邻的8位端口可构成一个16位端口,一般应对准于偶数地址。4个相邻的8位端口可构成一个32位端口(386以上),一般应对准于能被4整除的地址。1.Intel系列MPU的I/O地址空间6.2.3Intel系列处理器的I/O编址方式这10根I/O地址线并非专设的，而是借用存储器寻址的低10位地址线A9～A0。为了与存储器的访间相区别，就要在I/O端口地址译码电路上加限定信号IOR*或IOW*。为了保证DMA控制器访问存储器时，不会同时选通I/O空间中相同地址的端口,在I/O端口地址译码电路中还要加一个限定信号"AEN"，使得DMAC访问时，AEN=1，禁止I/O端口译码。2.关于Intel系列MPU的I/O编址方式的几点说明：6.2.3Intel系列处理器的I/O编址方式3.Intel系列MPU的I/O保护机制6.2.3Intel系列处理器的I/O编址方式Intel系列MPU为I/O操作提供了两种保护机制：用EFLAGS中的IOPL字段控制使用I/O指令访问I/O地址空间的权限。用任务状态段的“I/O允许位映象”控制对I/O地址空间中各具体端口的访问权限。保护虚地址方式下，当某个程序要访问I/O端口时，CPU先检查是否满足CPL≤IOPL，如满足，则可访问。如不满足，再对相应于这些端口的所有映象位进行测试。在虚拟8086方式下，处理器不考虑IOPL，只检查I/O允许位映象。关于保护机制的两点说明：6.2.3Intel系列处理器的I/O编址方式6.3I/O同步控制方式数据输入缓存器数据输出缓存器接口数据数据总线MPU外设系统ABIOR/IOW①③②③I/O同步控制方式是微机基本系统与I/O外设之间数据传送的管理方法，是微机系统的一种调度策略。输入过程输出过程输入输出①②②、③由输入指令完成①、②由输出指令完成I/O设备的同步控制方式通常有四种：程序查询式控制中断驱动式控制直接存储器存取式控制延时等待式控制6.3I/O同步控制方式(1)特点：I/O操作总是由MPU通过程序查询外设的状态来启动，即总是MPU主动，I/O被动。

(2)硬件接口结构

输入接口输出接口1.程序查询式控制1.查询式2.中断式3.DMA式4.等待式6.3I/O同步控制方式①输入接口硬件结构输入状态信息输入数据状态位复位数据就绪？(b)工作流程NY&数据锁存三态缓冲器(8位)三态缓冲器(1位)&地址译码选通>DQ数据+5V准备就绪触发器PdDiDBMPUIORREADY(状态信息)PsR输入设备AB(a)硬件结构1.查询式2.中断式3.DMA式4.等待式6.3I/O同步控制方式②输出接口除数据端口外，必须有状态端口状态端口和输入数据端口必须有三态输出功能说明：(b)工作流程输入状态信息输出数据状态位复位YN忙否？MPUQD输出设备数据锁存器三态缓冲器(1位)&地址译码数据PdPsDBIOW(a)硬件结构忙触发器RACK状态信息+5VDiABIOR&1.查询式2.中断式3.DMA式4.等待式6.3I/O同步控制方式它是一种天然的同步控制机构，能很好地协调MPU与外设之间的工作，数据传送可靠。接口简单,硬件电路不多，查询程序也不复杂。在MPU使用效率与响应实时性间有矛盾,软件开销大，MPU使用效率低。

缺点：这种I/O控制方式是优是劣，不能一概而论,要看具体应用场合。优点：(3)评价1.查询式2.中断式3.DMA式4.等待式6.3I/O同步控制方式1.查询式2.中断式3.DMA式4.等待式(1)特点：每次I/O操作都是由I/O设备向MPU发中断请求而启动的，即I/O主动，MPU被动。(2)接口电路结构中断请求触发器输入设备状态信号&数据锁存器三态缓存器1MPU地址译码>数据RDYD+5VQIORDBABINTCP>2.中断驱动式控制6.3I/O同步控制方式6.3I/O同步控制方式1.查询式2.中断式3.DMA式4.等待式I/O设备较多时，硬件复杂，需以一系列中断逻辑电路作为支持；因为中断方式本身是一种异步控制机构，中断请求信号的出现完全是随机的，故软件开发和调试比程序查询式复杂、困难。缺点：优点：既能节省MPU时间,提高计算机使用效率，又能使I/O设备的服务请求得到及时响应，较好地解决了效率与实时性间的矛盾。鉴于上述原因，如不是实时性要求很高、非使用中断驱动式控制不可的地方，还是尽量用程序查询式控制为好，或者把两种控制方式结合起来。(3)优缺点3.直接存储器存取式控制I/O设备必须通过MPU才能和存储器交换信息。每次I/O操作的引发方式无论是软件查询引发还是硬件中断引发，引发后的具体数据传输过程则都是由软件控制完成的。而DMA方式无需MPU介入，进入DMA工作状态后，数据完全是在硬件(DMAC)控制下在I/O设备和存储器间直接交换，因此速度可大大提高。前两种的共同特点是：6.3I/O同步控制方式1.查询式2.中断式3.DMA式4.等待式软件延时硬件延时这是一种无需控制的I/O操作方式,只有在外部控制过程的各种动作时间是固定的，且是已知的条件下才能使用。两种方法：4.延时等待式控制1.查询式2.中断式3.DMA式4.等待式6.4.1中断的基本概念与分类6.4.2中断优先级与中断嵌套6.4.3中断响应条件6.4.4中断服务判决6.4.5中断处理过程6.4I/O接口中的中断技术6.4.1中断的基本概念与分类

1.中断的定义

中断是指CPU在执行当前程序的过程中，由于某种随机出现的外设请求或CPU内部的异常事件,使CPU暂停正在执行的程序而转去执行相应的服务处理程序；当服务处理程序运行完毕后，CPU再返回到暂停处继续执行原来的程序。中断是为解决CPU与外设之间的信息交换问题而引入的。但现代意义上的中断已不仅仅应用于I/O控制，也应用到CPU内部的指令中断和内部异常处理。微机系统的中断可分为两大类：2.中断分类硬中断软中断指由CPU外部事件引起的中断，又叫外中断，简称中断。又分为：①非屏蔽中断NMI②可屏蔽中断INTR

前者不受CPU内部的中断允许标志IF的控制，而后者受控制。指由CPU内部原因引起的中断，也叫内中断，统称为异常。又分为两大类：

①指令引起的异常②处理器检测的异常

6.4.1中断的基本概念与分类6.4.2中断优先级与中断嵌套

当多个中断源同时申请中断时,CPU同一时刻只能响应一个中断源的申请，应按各中断源的轻重缓急程度来确定它们的优先级别。优先级高的中断先响应。

中断嵌套是指在优先级已定的情况下，低优先级的中断服务程序可以被高优先级的中断源所中断，等高优先级的中断服务程序结束后，再返回去执行被中断的低优先级中断服务程序。主程序1#中断服务程序2#中断服务程序3#中断服务程序（中断优先级：3#＞2#＞1#）嵌套的级数原则上不限，只取决于堆栈深度，实际上与要求的中断响应速度也有关。中断嵌套示意图：6.4.2中断优先级与中断嵌套1#中断服务程序2#中断服务程序3#中断服务程序1#中断请求响应2#中断请求响应3#中断请求响应返回返回返回6.4.3CPU响应中断的条件CPU对中断源发出的中断请求是否响应，视中断源而有所不同：对内中断和非屏蔽中断请求，可在当前指令执行前或执行后直接转入中断周期，由内部硬件自动执行预定的操作；对外部可屏蔽中断请求，通常要满足一定的条件才能响应。CPU响应外部可屏蔽中断请求，通常要满足以下条件：置位了中断请求触发器。中断屏蔽触发器处于非屏蔽状态。CPU内部是中断开放的（CPU内部中断允许触发器IF=1）。没有更高优先级别的中断请求正在被响应或正发出、正挂起。CPU正在执行的现行指令已经结束。6.4.3CPU响应中断的条件6.4.4中断服务判决在有多中断源的微机系统中，凡存在多个中断源合用一根中断请求线的情况，都存在一个多中断请求的服务判决问题。主要包括两方面：判别哪个中断请求源的优先权最高，确定为谁服务；将程序转移到相应的中断处理程序入口。程序查询式判决中断向量式判决6.4.4中断服务判决解决这一问题的方法通常有两种：这是一种软件为主的判决方法。所需的硬件支持最少，主要需要一个带三态缓冲的中断请求锁存器作为状态输入口，以供MPU查询用。1.查询式判决原理程序查询

式判决中断向量式判决MPU中断处理器≥1中断请求锁存器7#=I/OINTD7D6D0IACK中断接口INT0INT1INT7三态缓冲器0#=I/O1#=I/OEN6.4.4中断服务判决程序查询

式判决中断向量式判决2.查询式中断流程图中断处理程序保护现场读中断请求状态N恢复现场Y中断返回7#I/O服务程序7#I/O请求？6#I/O服务程序6#I/O请求？0#I/O服务程序0#I/O请求？YYNN6.4.4中断服务判决优点：硬件简单，程序层次分明，只要改变程序中查询的顺序而不必改变硬件连接，即可方便地改变外设的中断优先级。缺点：中断源较多时,中断响应速度慢，CPU使用效率降低。3.查询式判决的优缺点程序查询

式判决中断向量式判决6.4.4中断服务判决这是一种硬件为主的判决方法。主要用硬件电路对中断源进行优先级排队,并将程序引导到有关I/O的中断服务程序入口。具体实现方案有:

●菊花链优先级判决

●并行优先级判决中断向量式判决程序查询式判决中断向量

式判决6.4.4中断服务判决

每个I/O设备除有中断请求逻辑外，还必须包含一个中断向量发生器;当IACK有效并到达某个提出了中断请求的I/O设备的输入端时，该设备将其识别码(也叫中断向量号)置于数据总线上。1.菊花链优先级判决程序查询式判决中断向量

式判决MPU中断向量发生器nn#I/O数据总线(DB)IACKIN1OUT1OUT2IN2IN3INnIR1IR2IRnINT中断请求线中断向量发生器1中断向量发生器2（中断处理器）1#I/O2#I/O6.4.4中断服务判决其核心部件是一个优先级编码器和各中断源公用的中断向量发生器。当IACK有效时，中断向量发生器将把与最高优先级中断请求源对应的中断向量号送上数据总线DB。2.并行优先级判决程序查询式判决中断向量

式判决MPU中断向量发生器优先级编码器数据总线(DB)IACKINTnIR0IR1IR2n-1（中断处理器）6.4.4中断服务判决

无论菊花链还是并行结构,当MPU在中断响应周期中收到中断向量号后，便通过计算或查表得到中断向量(即中断服务程序入口地址)，并自动进入和执行相应的中断服务程序。6.4.5中断处理过程响应中断请求保证中断处理完毕后能返回原程序，从断点开始正确执行。保护内容包括：

CPU标志寄存器FR

断点地址PC

中断处理将用到的CPU内部寄存器保护现场开中断中断服务关中断恢复现场开中断中断返回以便执行中断服务程序时，能响应更高级别的中断源请求。完成I/O操作或异常事件处理,是整个中断处理程序的核心。以便恢复现场时不被其他中断打断。以便中断返回后可响应新的中断6.5I/O接口中的DMA技术

DMA方式不仅用于高速I/O设备与存储器之间的数据传输，也常用于存储器与存储器之间、I/O设备与I/O设备之间的数据传输。如：6.5.1DMA操作的一般过程6.5.2DMA操作控制器

•磁盘、光盘与内存之间的数据交换；•图像与图形显示；•高速数据采集系统；……DMA操作的过程取决于DMAC接管总线的方式。DMAC通常有三种从MPU接管总线的方式：使MPU暂时放弃总线控制权暂停MPU时钟脉冲窃取MPU空闲时间6.5.1DMA操作的一般过程第一种方式下DMA操作过程示意：MPUDMAC存储器外部设备地址总线数据线(a)DMA