chapter数字部分集成电路cad设计实用

会计学1chapter数字部分集成电路cad设计实用MOS基本逻辑单元电路

MOS集成电路具有集成度高、功耗低的特点，是当今大规模集成电路的主流产品，尤其是CMOS集成电路。第1页/共62页静态MOS反相器

MOS反相器特性的分析是MOS基本逻辑门电路分析的重要基础。第2页/共62页

1.结构和工作原理ViVoVDDMPMNVi为VOL时，MN截止，MP非饱和-Kp

[2(VOL-VDD-VTP)(VOH-VDD)–(VOH-VDD)2]=0VOH=VDDVi为VOH时，MN非饱和，MP截止Kn[2(VOH-VTN)VOL-VOL2]=0VOL=0

无比电路MP

为PMOS,VTP<0,MN

为NMOS,VTN>0CMOS反相器第3页/共62页耗尽型增强型P沟n沟P沟n沟电路符号转移特性输出特性第4页/共62页

2.电压传输特性及器件工作状态表ViVoVDDMPMN截止非饱和VDD+VTP<ViVDD饱和非饱和VO+VTN<ViVDD+VTP饱和饱和VO+VTPViVO+VTN非饱和饱和VTNVi<VO+VTP非饱和截止0Vi<VTNP管N管输入电压范围0VOViVDDVDDVDD+VTPVTN第5页/共62页3.噪声容限

0VOViVDDVILmaxVIHminVOHminVOLmaxSlope=-1VDDVOHminVSSVOLmaxVILmaxVIHminVNMLmaxVNMHmax(1)指定噪声容限VNMmax=min{VNMHmax,VNMLmax

}0011第6页/共62页(2)最大噪声容限VNMH=VOH-V*=VDD-V*VNML=V*-VOL=V*Vi

=VDD+VTP

+VTN

o1

+

o当V*为时，噪声容限为最大（）其中：o=KNKP=N(W/L)NP(W/L)PV*将随着o的变化而向相反方向变化NMOS和PMOS都饱和时有:记作V*V*VDD0VOViVDDo增大第7页/共62页4.瞬态特性

VoVDDViMPMNCL0VotVDD0VitVDDCL为负载电容，带负载门数越多，连线越长，CL越大，延迟越大。在cmos电路中，负载电容的充放电时间限了开关速度。第8页/共62页例：画出在开关期间nmos管工作点的移动轨迹。（阶跃电压Vi从0变化到VDD时，Vo和ID的关系曲线）VDDViMPMNCLVo第9页/共62页黑龙江大学集成电路与集成系统(1)下降时间ViVoVDDMPMNCL2VDD

KN(VDDVTN)CLVTN0.1VDDVDD

VTN

+1ln(19VDD

20VTN)=KN越大

tf越小0VotVDD90%10%tftf

=

tf1

+tf2

第10页/共62页(2)上升时间ViVoVDDMPMNCL0VotVDD90%10%tr2VDD

KP(VDD|VTP|)CL|VTP|

0.1VDDVDD

|VTP|

+1ln(19VDD

20|VTP|

)=KP越大

tr越小tr

=

tr1

+tr2第11页/共62页(3)平均延迟时间

tpd=(tpHL+

tpLH)/20VitVDD50%0Vot50%tpHLVDDtpLHViVoVDDMPMN第12页/共62页5.功耗特性ViVoVDDMPMN(1)静态功耗PD

理想情况下静态电流为0，实际存在漏电流（表面漏电，PN结漏电），有漏电功耗：

PD

=IosVDDCMOS电路功耗由三部分组成：静态功耗、瞬态功耗和节点电容充放电功耗。

设计时应尽量减小PN结面积第13页/共62页(2)交流功耗PAViVoVDDMPMNCOCI0Vit0ITtPA

21(tr+tf)ITmaxVDD

c

由于节点都存在寄生电容，因而状态转换时输入波形有一定的斜率，使NMOS和PMOS都处于导通态，存在瞬态电流，产生功耗：

设计时应尽量减小tr和tf第14页/共62页(3)瞬态功耗PT

在状态转换过程中，结点电位的上升和下降，都伴随着结点电容的充放电过程，产生功耗：

设计时应尽量减小节点寄生电容PT=CL

VDD

2ViVoVDDMPMNCL第15页/共62页6.最佳设计

ViVoVDDMPMN(1)最小面积方案

芯片面积A=(WnLn+WpLp)

按工艺设计规则设计最小尺寸

Lp=LnWp=Wn

面积小、功耗小、非对称延迟(2)对称延迟方案

上升时间与下降时间相同tr=tf

应有：Kp=Kn，一般取：Lp=Ln则有：Wp/Wn

=n/p2第16页/共62页ViVoVDDMPMN(3)对延迟最小方案（Tpd最小）

一般取：Lp=Ln

Wp/Wn=1~2

CL=CE+(WpLp+WnLn)

Cg0TpdWp/Wn00.40.81.21.62.02.4寄生电容增大Lp=Ln第17页/共62页(4)级间最佳驱动方案

Cg共N级CL0e5/ln设：级间尺寸比为，CL/Cg

=

驱动相同负载延迟为1N-2N-1一般取=2～5则：每级门延迟为，总延迟为N,N=，N=ln/ln可见：=e时，总延迟最小因此有：N=ln(/ln)第18页/共62页7.单元版图示例

第19页/共62页MOS传输门

MOS传输门就是通过控制MOS管的导通和截止来实现信号的传输控制。结构简单，控制灵活，是组成MOS电路的基本单元之一。第20页/共62页单沟传输门

1.

NMOS传输门IOG“0”IOGG为“1”电平时

NMOS开启，传送信号G为“0”电平时

NMOS管截止，不传送信号。O点电容通过饱和导通的NMOS管放电，NMOS管逐渐进入非饱和，放电加快，最终O点达到与I点相同的“0”。(1)由I向O传送“0”时(假设O初始为“1”)第21页/共62页“1”IOG

O点电容通过饱和导通的NMOS管充电，当O点电位上升到比G点电位低一个VTn时，NMOS管截止。即最终O点达到的“1”比G点的“1”低一个VTn。(2)由I向O传送“1”时(假设O初始为“0”)第22页/共62页2.

PMOS传输门G为“0”电平时

PMOS开启，传送信号G为“1”电平时

PMOS管截止，不传送信号。O点电容通过饱和导通的PMOS管充电，PMOS管逐渐进入非饱和，充电加快，最终O点达到与I点相同的“1”。(1)由I向O传送“1”时(假设O初始为“0”)IOG“1”IOG第23页/共62页

O点电容通过饱和导通的PMOS管放电，当O点电位下降到比G点电位高一个|VTp|时，PMOS管截止。即最终O点达到的“0”比G点的“0”高一个|VTp|(2)由I向O传送“0”时(假设O初始为“1”)“0”IOG第24页/共62页CMOS传输门O点电容通过饱和导通的NMOS管和PMOS管放电，NMOS管逐渐进入非饱和，PMOS管逐渐截止，最终O达到与I相同的“0”。(1)由I向O传送“0”(O初始为“1”)OIGGG为“0”电平、G为“1”电平时

NMOS、PMOS管都截止。G为“1”电平时、G为“0”电平

NMOS、PMOS管都开启。OIGG“0”第25页/共62页

O点电容通过饱和导通的NMOS管和PMOS管充电，PMOS管逐渐进入非饱和，NMOS管逐渐截止，最终O达到与I相同的“1”

。(2)由I向O传送“1”(O初始为“0”)OIGG“1”第26页/共62页MOS传输门的速度GViVoGViVoGnViVoGp

MOS传输门的传输速度与节点电容、前级驱动能力、和自身MOS管的W/L有关。

对于自身来说，W/L越大，导通电阻越小，传输速度越快。

对于单沟传输门来说，传送“1”和“0”的速度不同，而对于CMOS传输门可以达到相同。第27页/共62页MOS传输门的特点1)NMOS传输门能可靠地快速传送“0”电平，传送“1”电平时较慢，且有阈值损失；2)PMOS传输门能可靠地快速传送“1”电平，传送“0”电平时较慢，且有阈值损失；3)CMOS传输门能可靠地快速传送“1”电平和“0”电平，但需要两种器件和两个控制信号4)MOS传输门具有双向传输性能5)MOS传输门属于无驱动衰减性传输第28页/共62页1.或非门（nor?）(1)电路结构示例VDDCBFnor4ADVDDABFFnor2VDDCBFnor3A静态CMOS门电路第29页/共62页VDDABFnor2PMOS管导通时等效PMOS管的宽长比减小NMOS管随着导通NMOS管个数的增加等效宽长比加大输入端数过多将严重影响tr(速度)和噪声容限第30页/共62页第31页/共62页

2.与非门（nand?）(1)电路结构示例VDDABFnand4CDFABnand3CVDDABFnand2VDD第32页/共62页NMOS管导通时等效NMOS管的宽长比减小PMOS管随着导通PMOS管个数的增加等效宽长比加大ABFnand2VDD输入端数过多将严重影响tf(速度)和噪声容限(2)性能分析示例第33页/共62页(3)单元版图示例第34页/共62页3.与或非门（aoi?..?）(1)示例1:aoi32VDDABFCEDABCDE第35页/共62页

(2)示例2:aoi221VDDABFDABCEEDC第36页/共62页

4.或与非门（oai?..?）(1)示例1:oai32VDDABFDABCEDCE第37页/共62页(2)示例2:oai221VDDACFABEBEDDC第38页/共62页5.异或门（xor）(1)示例1ABFF=A+B+A·B第39页/共62页(2)示例2、3AVDDBFVDDVDDABF第40页/共62页6.异或非门（nxor）

(1)示例1ABFF=A·B·(A+B)第41页/共62页(2)示例2、3ABFVDDVDDVDDABF第42页/共62页7.驱动三态门FAEnVDDFAEnVDDVDDAFCCCC第43页/共62页8.钟控三态门VDDACFCABFCCVDDABFCCVDD钟控或非门钟控与非门钟控反相器第44页/共62页9.伪NMOS逻辑门

用一个常通PMOS代替CMOS逻辑中的P型逻辑块，简化了电路，减小了输入电容。但是，增加了静态功耗，抬高了VOL(有比电路)。VDDFA1A2A3B1B2N逻辑块VDDA1FCA2B1B2DN逻辑块第45页/共62页动态CMOS单元电路

1.基本单元结构VDDABFVcVDDABFCC动态CMOS电路

第46页/共62页

2.移位寄存器示例ViVoVDDVDD第47页/共62页

3.预充单元结构VDDFA1A2A3B1B2N逻辑块预充管

若预充过程中输入都为“0”，预充结束后，输入信号才到达，会出现电荷再分配问题。

若预充过程中输入信号到达，可能会产生比较大的直流功耗。第48页/共62页4.改进的预充单元结构—预充求值结构AVoVDDB1预充管求值管NC1型逻辑块

预充过程中，输入信号到达，求值过程中输入信号不可改变。避免了电荷再分配和产生大的直流功耗问题。第49页/共62页动态CMOS电路的级联

1.级联的问题

后级门开始求值时，输入信号并不是前级门求出的值，而是前级门预充的值“1”。因此，当前级门求出值时，后级门预充的“1”已丢失，无法再进行正确求值。AVoVDDB1预充管求值管C1AVoVDDB1预充管求值管C1N逻辑块第50页/共62页

2.多项时钟解决级联问题准两相时钟21一级预充、锁存一级求值二级求值二级预充、锁存二级求值一级预充、锁存AVoVDDBC1预充管求值管AVoVDDB2预充管求值管C221121N逻辑块第51页/共62页3.

Domino逻辑解决级联问题AVoVDDBC1预充管求值管AVoVDDB1预充管求值管C11N逻辑块总是当前级门求出值时，后级门才开始进行求值。第52页/共62页4.

N-P逻辑解决级联问题AVoVDDBC预充管求值管逻辑块NAVoVDDBC预充管求值管逻辑块P第53页/共62页开关逻辑电路（传输门逻辑）

1.NMOS多路开关EVCCF=P1·A·B+P2·A·B+P3·A·B+P4·A·BP4P3P2P1AABBF

可以通过增加上拉和驱动电路来提高速度。MOS其它单元电路

第54页/共62页

2.CMOS多路开关P4P3P2P1ABFAAAABBBBP4P3P2P1AABBF

便于布局布线第55页/共62页加法器电路

1.组合逻辑半加器单元S=AB+AB=(A+B)ABC=AB=ABABSC第56页/共62页2.组合逻辑全加器单元Ci=AB+BC+AC=AB+C(A+B)Si=ABC+ABC+ABC+ABC=ABC+(A+B+C)CiABCCiCiSiCiCiSiVDDVDDVDDABABCABCABVDDABC