超大规模集成电路

主讲教师：鲁迎春学分：2.5超大规模集成电路章节安排第1章

VLSI设计概述第2章VLSI设计方法第3章硬件描述语言第4章逻辑综合第5章可编程逻辑器件第6章设计实例第7章自动布局、布线及SOC简介P3VLSI设计基本流程P4课程内容与学时分配章节授课内容学时课时数实验学时数一VLSI设计概述44/二VLSI设计方法；VLSI设计流程44/三硬件描述语言的基本概念、语法和用法；Modelsim仿真软件介绍862（Modelsim仿真）四逻辑综合的一般概念和方法；逻辑综合软件介绍（FPGA）642（Synplify/Pro）五可编程逻辑器件基本知识和开发环境QuartusⅡ介绍1064（QuartusⅡ）六设计实例（乘法器、FIR滤波器）44/七SoC基本概念，自动布局布线的基本概念，VLSI设计的发展方向44/合计总学时数40328P5课程基本要求掌握VLSI设计的基本概念、专业术语及含义（基本常识）掌握VLSI设计方法及相关设计流程（ASIC、FPGA）掌握硬件描述语言在VLSI设计中的使用（VHDL）掌握逻辑综合的基本知识及相关流程（综合方法、综合工具）掌握可编程逻辑器件基本知识和开发环境（QuartusII）掌握SOC的基本概念与自动布局、布线的基本流程P6选用教材和参考书目选用教材：《EDA技术及应用教程》：梁勇等著，机械工业出版社主要参考书目：《专用集成电路设计与电子设计自动化》:路而红著，清华大学出版社《集成电路设计CAD/EDA实用教程》:韩雁等著,机械工业出版社《大规模集成电路原理与设计》:甘学温，贾嵩著,机械工业出版社《SOC设计方法与实现》:郭炜，郭筝著,电子工业出版社《IC设计基础》:任艳颖、王彬著,西安电子科技大学出版社《VLSI设计》:王志功、朱恩编著,电子工业出版社《电子设计自动化与IC设计》:李东生编著,高等教育出版社《VLSI设计基础》:李伟华编著,电子工业出版社《VISL设计导论》:沈绪榜，杜敏著,高等教育出版社《AlteraFPGA/CPLD设计》:吴继华，王诚编著,人民邮电出版社《FPGA系统设计与实践》:黄智伟编,电子工业出版社《VerilogHDL实用教程》:张明编,电子科技大学出版社《电子设计自动化应用技术》:路而红著,高等教育出版社P7平时成绩30％出勤、课后练习（15%）实验出勤、报告（15%）考核成绩70％：闭卷笔试课程代码：10004288授课方式：多媒体教学+实验教学上课地点：西二505

上课时间：1～9周（周二：3-4节；周四：1-2节)实验地点、时间：逸夫楼10楼机房(根据课程进度安排）实验内容：Modelsim、Synplify/Pro、QuartusII工具使用考试时间：约课程结束后1～3周（自主安排）Email:Luyingc2000@考试&实验P8课程关键词IC：IntegratedCircuit抽象是指将系统逻辑与性能的设计要求转化为具体物理版图最终实现流片的过程。（设计要求→版图）具体是指通过一系列特定的加工工艺，将晶体管等有源器件、电容和电阻等无源器件，按照一定的电路互连，“集成”在一块半导体单晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能。

（设计→加工→封装等）

VLSI：VeryLargeScaleIntegratedCircuit

（设计规模）SOC：Systemonchip

（设计结构）SOPC：Systemonprogrammablechip

（设计结构）VDSM：VeryDeepSub-micron

（加工工艺）Topdown：自顶向下（设计方法）EDA：ElectronicDesignAutomation

（设计工具）FPGA：FieldProgrammableGatearray（当前最流行的数字电路设计平台）P9应用领域VLSI民用通信学习娱乐军用领域生物科技P10IC设计公司世界10强(Fabless)排名200020012002200320072008200920101XilinxQualcommQualcommQualcommQualcommQualcommQualcommQualcomm2AlteraNvidaNvidiaNvidiaAMDAMDAMDBroadcom3QualcommXilinxXilinxBroadcomNvidiaBroadcomBroadcomAMD4BroadcomVIABroadcomATIBroadcomNvidiaMediaTekMarvell5VIABroadcomMediaTekXilinxMarvellMarvellNvidiaMediaTek6NvidiaAlteraVIAMediaTekMediaTekMediaTekMarvellNvidia7PMCConexantAlteraSandiskXilinxXilinxXilinxXilinx8SandiskATIATIAlteraAlteraAlteraAlteraAltera9ATIMediaTekConexantMarvellConexantQlogicQlogicQlogic10SSTQlogicSandiskConexantQlogicConexantConexantConexantP11IC设计公司中国10强

排名20072009201020121华大集成中天联科展讯通信展讯通信2海思半导体锐迪科微电子海思半导体锐迪科微电子3展讯通信展讯通信锐迪科比亚迪4大唐微电子华润矽科格科微电子泰景信息5珠海炬力瑞芯微电子国民技术格科微电子6华润矽科大唐微电子泰景信息联芯科技7杭州士兰微中星微中星微电子国民技术8中星微电子国民技术大唐微电子海思半导体9上海华虹晶门科技瑞芯微电子深圳国微10同方微电子杭州国芯华大集成中星微电子其他：华为、中兴、上海新茂、中芯微电子、38所、43所等、清华微电子所、复旦微电子所等。

P12世界著名EDA软件供应商CadenceIC设计系列工具SynopsysIC设计系列工具MentorGraphicsIC设计系列工具AlteraFPGA设计工具MathWorks-Matlab系统仿真工具SynplicityFPGA/CPLD综合工具华大Panda系统-ZeniIC设计系列工具P13专业术语IC（IntegratedCircuit）:集成电路VLSI（VeryLargeScaleIntegration）：超大规模集成电路VDSM（VeryDeepSub-Micron）:超深亚微米(<=0.25um)ASIC（ApplicationSpecificIntegratedCircuit）:专用集成电路ASSP（ApplicationSpecificStandardProducts）:专用标准产品EDA（ElectronicDesignAutomation）：电子设计自化ESDA（ElectronicSystemDesignAutomation）:电子系统设计自动化技术IP（IntellectualProperty）：指知识产权、著作权SOC（Systemonachip）:片上系统（基于IP的半定制设计方法）PGA(PinGridArray)：阵栅(网格）阵列BGA（BallGridArray）:球栅(网格）阵列EDIF（ElectronicDesignInterchangeFormat）：电子设计网表格式NRE（Non-RecurringEngineering）：非重复性工程成本或一次性工程成本GA（GateArray）:门阵列P&R（PlaceandRoute）:布局布线LVDS（Lowpowerdifferentialsignaling）：低电压差分信号ESD（Electro-Staticdischarge）：静电释放EMI(Electro-magneticInterference)：电磁干扰Foundry：工艺生产线RTL（registerTransferlever）：寄存器传输级ISP（In-SystemProgrammability）：在系统可编程SOPC（Systemonprogrammablechip）:可编程片上系统P14CPLD（ComplexProgrammableLogicDevice）:复杂可编程逻辑器件FPGA（FieldProgrammableGateArray）:现场可编程门阵列GAL（GenericArrayLogic）:通用阵列逻辑LUT（Look-UpTable）:查找表VerilogHDL：一个专用的、高级的、基于文本的设计输入语言VHDL：VHSIC硬件描述语言，高级的基于文本的设计输入语言DRC（Designrulecheck）：设计规则检查ERC（Electricrulecheck）：电路规则检查RTL（RegeisterTransferLevel）：寄存器传输级LVS（LayoutVsSchematiccheck）：网表一致性检查

其他专业词汇请同学们在课程学习过程中积累！专业术语P15第1章VLSI概述1.1晶体管与集成电路的发展1.2摩尔定律(Moreˊslaw)1.3EDA技术的发展1.4IC产业的分工1.5VLSI设计方法学1.6深亚微米技术的挑战P16

1.1晶体管与集成电路的发展1.1.1半导体集成电路的出现与发展1.1.2集成电路基本概念1.1.3集成电路发展的特点P171947～1948年：贝尔实验室公布了世界上第一只晶体三极管（点接触）—“20世纪最伟大发明”，标志电子管向晶体管过渡，从此电路进入晶体管时代。1947年贝尔（Bell）实验室的肖克莱、沃尔特·布拉登和约翰·巴尔用几条金属箔片、一块半导体材料和一个纸架构成的一个模型：具有传导、放大和开关电流的作用。称之为“点接晶体管放大器”。（1956年美国贝尔实验室三人获诺贝尔奖）1.1.1半导体集成电路的出现与发展

“点接晶体管放大器”P181948年，威廉·肖克莱（WilliamShockley)—“晶体管之父”，提出结型晶体管的想法；1951年，威廉·肖克莱领导的研究小组成功研制出第一个可靠的单晶锗NPN结型晶体管；（温度特性差、提纯度差、表面防护能力差(稳定性差））1952年，英国皇家雷达研究所的达默第一次提出“集成电路”的设想；1958年美国德克萨斯仪器公司基尔比为首的小组研制出世界上第一块集成电路了双极型晶体管（由12个器件组成的相移振荡和触发器集成电路），并于1959年公布—这就是世界上最早的集成电路，是现代集成电路的雏形或先驱；（基尔比于2000年获得诺贝尔物理学奖）1960年成功制造出MOS管集成电路（硅基）；1965年戈登·摩尔发表预测未来集成电路发展趋势的文章，就是“摩尔定律”的前身；1968年Intel公司诞生；1971年，INTEL公司推出1024位（1k）DRAM，标志着大规模集成电路出现；1978年，64kbitRAM的出现，标志着集成电路进入超大规模时代。发展史P19集成电路的发展除了物理原理外还得益于许多新工艺的发明：50年美国人奥尔和肖克莱发明的离子注入工艺；56年美国人富勒发明的扩散工艺；60年卢尔和克里斯坦森发明的外延生长工艺；70年斯皮勒和卡斯特兰尼发明的光刻工艺，使晶体管从点接触结构向平面结构过渡并给集成电路工艺提供了基本的技术支持。因此，从70年代开始，第一代集成电路才开始发展并迅速成熟。集成电路规模（Scale）的发展：SSI（SmallScale):1958年制造出包含12个晶体管的小规模集成电路（基本的“与非”或“非门”电路）；MSI:1966年发展到集成度为100～1000个晶体管的中规模集成电路(计数器、译码器）；LSI:1967-1973年，研制出1000个～10万个晶体管的大规模集成电路（16位处理器，MotoralM68000(7万个晶体管)，Intel80286(12.5万个晶体管)）；VLSI:1977年研制出在30平方毫米的硅晶片上集成15万个晶体管的超大规模集成电路，这是电子技术的第四次重大突破，从此真正迈入了微电子时代（32位处理器，80486超过100万个晶体管）；ULSI(UltraLarge-ScaleIntegration)，1993年随着集成了1000万个晶体管的16MFLASH和256MDRAM的研制成功，进入了特大规模集成电路时代（SOC/SOPC系统）；GSI（GigaScaleIntegration）1994年由于集成1亿个元件的1GDRAM的研制成功，进入巨大规模集成电路时代（IntelPentium4E，内部集成一亿两千五百万个晶体管）。Now！(Intel酷睿i732nm,6核心，主频达3.5GHZ,12M三级缓存，11.7亿个晶体管，芯片面积达248平方毫米）。发展史：工艺&规模P201.1.2集成电路基本概念形状:一般为正方形或矩形。面积:几平方毫米到几百平方毫米。面积增大引起功耗增大、封装困难、成品率下降，成本提高，可通过增大硅园片直径来弥补。集成度，规模:包含的晶体管数目或等效逻辑门的数量。(1个2输入的NAND=4个晶体管）特征尺寸：集成电路器件中最细线条的宽度，对MOS器件常指栅极所决定的沟道几何长度（λ），是一条工艺线中能加工的最小尺寸；反映了集成电路版图图形的精细程度，特征尺寸的减少主要取决于光刻技术的改进（光刻最小特征尺寸与曝光所用波长）。硅园片直径：考虑到集成电路的流片成品率和生产成本，每个硅园片上的管芯数保持在300个左右。（inch)P21封装(Package)：把IC管芯放入管壳(金属、陶瓷和塑料）内密封，使管芯与外部系统建立可靠连接、保证信号完整性而能长期可靠工作。散热：保证在允许的温度下正常工作；恶劣环境：化学介质、辐射、振动保护；标准化：使芯片应用到不同尺度的基板上，标准的引脚间距方便测试。注意：封装与互连不会增强信号，而只会减弱信号强度；封装不会改进芯片的性能，只会限制系统性能。封装类型(空间结构）：从扦孔形（THP）向表面按装形式（SMP）发展，到现在的MCM(Multi-ChipModule）多芯片组件封装。THP：以电性能和热性能优良、可靠性高等特点而得到广泛应用（DIP）；SMP：优点是无需镀金属通孔节省空间、提高性能和降低成本，而且它还可以直接将管芯按装在印制版电路板的两面，使电路板的费用降低60%；（QFP：QuadFlatPackage，TQFP：ThinQFP）；MCM：可以说是面向部件的或者说是面向系统或整机的，是在高密度多层互联基板上将多个裸芯片组装构成功能电路板。MCM技术集先进印刷电路板技术、先进混合集成电路技术、先进表面安装技术、半导体集成电路技术于一体，是典型的垂直集成技术。（三种形式：基于PCB的MCM、基于陶瓷和玻璃的MCM及基于硅或介质材料淀积布线的MCM）。封装：含义&类型P22封装的常见类型DIP封装

70年代流行双列直插封装，绝大多数中小规模集成电路均采用这种封装形式，其引脚数一般不超过100个。

PGA封装(PinGridArrayPackage)

在芯片的内外有多个方阵形的插针，每个方阵形插针沿芯片的四周间隔一定距离排列安装时，将芯片插入专门的PGA插座。SMP封装80年代出现了芯片载体的表面封装形式，其中主要有陶瓷无引线芯片载体LCCC(Leadless

Ceramic

Chip

Carrier)、塑料有引线芯片载体PLCC(Plastic

Leaded

Chip

Carrier)、小尺寸外廓封装SOP(Small

Outline

Package)、塑料四边引出扁平封装PQFP(Plastic

Quad

Flat

Package)。BGA封装(Ball

Grid

Array

Package)球栅阵列封装，是高密度的SM封装技术。90年代随着集成技术的进步、设备的改进和深亚微米技术的使用，LSI、VLSI、ULSI相继出现，硅单芯片集成度不断提高，对集成电路封装要求更加严格，I/O引脚数急剧增加，功耗也随之增大。封装：常见类型P23DIP：双列直插封装（60～70年代）

FP(FlatPackage):扁平封装PLCC：塑料有引线芯片载体封装LCC：有引线芯片载体封装BGA:球栅阵列封装（90年代初）QFP:四边引出扁平封装（80年代）

CPGA(CeramicPinGridArray):陶瓷基板PGA封装：常见类型P24制造工艺双极型Bipolar工艺：最早采用的工艺，多数使用TTL（Transistor-TransistorLogic）或ECL（Emitter-CoupledLogic），耐压高、速度快，通常用于功率电子、汽车、电话电路与模拟电路；CMOS工艺：ComplememtaryMOS，铝栅晶体管被多晶硅栅所替代，更易于实现n沟道MOS和p沟道MOS两种类型的晶体管，即同一集成电路硅片上实现互补MOS工艺。生产工艺更简单，器件面积更小。它的晶体管密度大，功耗小。比双极型集成电路要偏宜，半导体产业的投资和集成电路市场的发展倾向于MOS电路；BiCMOS工艺：双极型Bipolar和CMOS两种工艺的结合。管芯中大部分采用CMOS，外围接口采用双极型Bipolar，做到功耗低、密度大，电路输出驱动电流大。P25特征尺寸越来越小(<0.10um)硅圆片尺寸越来越大(6inch-18inch)芯片集成度越来越高(>2000K)时钟速度越来越高(>500MHz)电源电压／单位功耗越来越低(<1.0V)布线层数越来越多(>9层)I/0引脚越来越多(1200)功耗越来越大

1.1.3集成电路发展的特点P26

集成电路特征参数的进展情况时间1997199920012003200620092012最小线宽(μm)50.130.090.0450.01DRAM容量

256M1G1G~4G4G16G64G256G晶体管数（M）112140762005201400芯片尺寸(mm2）300340385430520630750频率(MHz）750120014001600200025004000金属化层数66-7777-88-99最低电压（v）1.8-2.51.5-1.81.2-1.51.2-1.50.9-1.2

0.6-0.90.5-0.6晶圆直径（mm）200（8Inch）300（12Inch）300（12Inch）300（12Inch）300（12Inch）450（18Inch）450（18Inch）特征参数P27特征尺寸P28单个芯片上的晶体管数P29芯片面积P30电源电压P31金属布线层数P32时钟频率P33

各种集成电路产品P341.2摩尔定律（Moore’sLaw）1960年，美国Intel公司GordonMoore预言集成电路的发展遵循指数规律(IT行业神话），人们称之为”摩尔定律”。其主要内容如下：（原内容：每18个月，相同面积大小的芯片内，晶体管数量即集成度会增加一倍）集成电路最小特征尺寸以每3年减小约70%的速度下降；芯片面积不断增大，约每代产品增大1.4倍，价格每两年下降一半；至今日，集成电路的发展仍遵循摩尔定律，这种规律至少在50年内是正确的(从1965年开始)。戈登·摩尔：1929年出生在美国加州的旧金山。曾获得加州大学伯克利分校的化学学士学位，并且在加州理工大学（CIT）获得物理和化学两个博士学位。50年代中期他和集成电路的发明者罗伯特·诺伊斯（RobertNoyce）一起，在威廉·肖克利半导体公司工作。后来，诺伊斯和摩尔等8人集体辞职创办了半导体工业史上有名的仙童半导体公司（FairchildSemiconductor）。仙童成为现在的Intel和AMD之父。

P35

集成电路不同发展阶段的工艺特征参数主要特征参数SSIMSI（1966～）LSI（1971～）VLSI（1980～）ULSI（1990～）GSI（2000～)元件数/片<102102～103103～105105～107107～109>109特征线宽（μm）5～103～51～3<10.3～0.50.12～0.18氧化层厚（nm）>120>100>40>1510～15<10结深（μm）>21.2～20.5～1.20.2～0.50.1～0.2<0.1硅片直径Inch（mm)2(50)2～3（50～75）4～5（100～125）6(150)8(200)12(300)P36

集成电路集成度和特征尺寸的发展曲线P37Intel公司CPU发展概况CPU的发展概况集成度：2xgrowthin1.96YearDiesize:14%growthoneYearMemory:4xgrowthevery3YearsCLK:2xgrowthevery2yearP38Intel第一块CPU4004,4位处理器,主频108kHz,运算速度0.06MIPs(MillionInstructionsPerSecond,每秒百万条指令),集成晶体管2,300个,10微米制造工艺,最大寻址内存640bytes,生产日期1971年11月。Intel4004处理器Intel公司CPU发展概况P39IntelPentiumPro处理器64位处理器,主频133/150/166/180/200MHZ,总线频率66MHZ,运算速度达到300～440MIPs,集成晶体管5.5M个,1微米制造工艺,387针Socket8接口,最大寻址内存64GB,缓存16/256kB～1MB,生产日期1995年11月.Intel公司CPU发展概况P40Pentium4(Willamette核心,423针),主频1.3G～1.7G,FSB400MHZ,0.18微米制造工艺,Socket423接口,二级缓存256K,生产日期2000年11月。Pentium4(478针),分为三种核心:Willamette核心(主频1.5G起,FSB400MHZ,0.18微米制造工艺),Northwood核心(主频1.6G～3.0G,FSB533MHZ,0.13微米制造工艺,二级缓存512K,Prescott核心(主频2.8G起,FSB800MHZ,0.09微米制造工艺,1M二级缓存,13条全新指令集SSE3),生产日期2001年7月。IntelPentium4处理器Intel公司CPU发展概况P41AMD四核BarcelonaAMD公司CPUBarcelona是AMD第一款四核处理器基于65nm工艺技术。和IntelKentsfield四核不同的是，Barcelona并不是将两个双核封装在一起，而是真正的单芯片四核心。其需要11层金属层，而K8只需要9层。在同工艺情况下Barcelona相比Intel处理器需要更多的金属层，这意味着量产的复杂程度也更高。拥有四个核心和2MB三级缓存，Barcelona的晶体管数量达到4.63亿个，相比Intel四核Kentsfield的5.82亿还是要少1.19亿。这1.19亿晶体管主要来自于缓存方面：每一个Barcelona核心拥有128KBL1缓存和512KBL2缓存，四个核心共享2MBL3缓存，那么芯片上总缓存容量为4.5MB。而IntelKentsfield中每一个核心配备了64KBL1缓存，两个核心共享4MBL2缓存，总缓存容量为8.25MB，比Barcelona高出80%，体现在晶体管数量上有25.6%的增加。P42CPU发展趋势多核心高速、高性能（更小的布线宽度和更多的晶体管）低功耗、低成本更高的总线速度，更大的二级或三级缓存Cache（制造成本很高）

IntelCoreYonah65nm核心处理器及最新Hawaii16核处理器架构（20nm)CPU发展趋势P431.3EDA技术的发展1.3.1EDA的含义1.3.2EDA技术发展的三个阶段1.3.3EDA技术的特点及发展方向1.3.4常用EDA工具P44ElectronicDesignAutomation：电子设计自动化。它的发展是以计算机科学、微电子技术的发展为基础的，并融合了应用电子技术、智能技术以及计算机图形学、拓扑学、计算数学等众多学科的最新成果发展起来的。简单的说，EDA就是立足于计算机工作平台而开发出来的一整套先进的设计电子系统的软件。熟练地掌握EDA技术，可以大大提高工作效率。1.3.1EDA的含义P451.3.2EDA技术发展的三个阶段行为行为综合功能逻辑综合90年代高层次设计自动化逻辑布局布线80年代计算机辅助工程版图图形生成掩模70年代计算机辅助设计EDA技术的发展阶段CADCAEEDA(ESDA)SOC(基于平台和IP复用技术）(VDSM+SOC)P46CAD（ComputerAidedDesign）阶段CAD阶段：是EDA技术发展的早期阶段。原因：计算机的功能比较有限(16位)，还没有普及；电子设计软件功能比较弱。用途：对设计的电路的性能进行一些模拟和预测；完成PCB板的布局布线及简单的版图绘制。CAE（ComputerAidedEngineering）阶段CAE阶段：集成电路规模扩大，电子系统设计逐步复杂使得CAD工具逐步完善和发展，尤其是设计方法学、设计工具集成化。特点：单点设计工具和单元库逐渐完善，开始有许多单点工具集成在一起，工作效率大大提高。P47EDA（ElectronicDesignAutomation）阶段电子设计的要求：工艺进入深亚微米；芯片规模达到上百万、上千万甚至上亿个晶体管；芯片的工作速度达到Gbps(GHz/s)级。EDA辅助设计层次：系统级、逻辑级、门级和物理实现级。EDA设计涉及的电子电路设计领域：低频电路、高频电路设计；线性电路、非线性电路设计；模拟电路、数字电路、混合电路设计；ASIC设计、PCB板设计、FPGA开发；综合、模拟仿真；模块设计、系统级设计；

…

…P48系统级设计混合电路设计综合与仿真数字电路设计模拟电路设计PCB板设计版图设计高速电路设计EDA工具PLD开发EDA技术的主要应用范畴P49IC设计从CAD到EDA的突破用硬件描述语言作为设计输入

HDL语言能够实现从抽象的行为与功能描述到具体的内部线路结构描述，从而可以在电子设计的各个阶段、各个层次进行模拟验证，保证设计过程的正确性。可以大大降低设计成本，缩短设计周期。库（Library）的引入

EDA工具之所以能够完成各种自动设计过程，关键是有各类库的支持。如逻辑模拟时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。这些库都是EDA设计公司与半导体生产厂商紧密合作，共同开发的。P501.3.3EDA技术的特点及发展方向EDA技术特点：(1)高层次综合与优化目的：更好的支持自顶向下的设计方法。(2)采用硬件描述语言进行设计（VHDL，VerilogHDL)特点：语言的公开可利用性；设计与工艺的无关性；宽范围的描述能力；便于组织大规模系统设计；便于设计复用、保存和修改；更适合描述大规模数字系统；在比较抽象的层次上对所设计的系统结构和逻辑功能进行描述。P51

(3)开放性和标准化现代EDA工具普遍采用标准化和开放性框架结构，任何一个EDA系统只要建立符合标准化和开放性框架结构，就可以接纳其他厂商的EDA工具一起进行设计，实现EDA工具间组合和资源共享。(4)IP模块的设计和可重复利用EDA技术发展方向：(1)智能化更高、功能更强、高层次综合；(2)支持软、硬协同设计（系统级设计）；(3)EDA技术将随着微电子技术、计算机技术不断发展。P521.3.4常用EDA工具排名公司名称1999200020012001/2000增长率2001年市场占有率1Cadence523.4634.9838.832.1%31.2%2Synopsys491.7415.4332.9-19.9%12.4%3MentorGraphics327.8348.9329.8-5.5%12.3%4Avant!220.3222.3241.38.6%9.0%5Agilent50.966.280.020.9%3.0%合计全球EDA市场总计2,274.42,497.32,686.37.6%100%目前全球EDA软件由Cadence、Synopsys、MentorGraphics三大厂商主导的局面，短时间内很难改变。其中，Cadence强项为IC版图设计和PCB设计；Synopsys强项为逻辑综合；Mentor强项为PCB设计和深亚微米IC设计验证和测试。P53EDA工具分类EDA工具分类使用目的使用平台器件属性设计流程PCB设计ASIC设计PLD设计工作站（UNIX）PC（Windows/Linux)设计输入综合工具仿真工具版图设计HDL输入电路图输入行为综合逻辑综合行为仿真逻辑仿真数/模混合仿真布局布线后仿真电路模拟数字电路设计模拟电路设计P54IC设计工具设计输入与仿真Cadence:VirtuosoComposer、Verilog_XL、NC－VHDL、NC－SimAldec：Active－HDLMentor：ModelsimSynopsys：VCS/VSS综合工具:HDL转化为门级网表Synopsys：DCExpertCadence:BuilderGatesSynplicity：Synplifypro布局布线工具Cadence:PKS和SE－PKSSynopsys：PhysicalCompiler物理版图设计和验证工具Cadence:VirtuosoLayoutEditor

Synopsys:ComosSE模拟电路编辑与仿真工具Synopsys:HSpiceCadence:SpectreSimulatorP55FPGA设计工具P56LeonardoSpectrum是Mentor子公司ExemplarLogic公司的VerilogHDL/VHDL综合软件,可同时用作CPLD/FPGA和ASIC设计两类目标，性能稳定FPGACompiler是公司的VerilogHDL/VHDL综合软件Synplify/SynplifyPro是Synplicity公司的VerilogHDL/VHDL综合软件，SynplifyPro除具有原理图生成器、延时分析器外，还有FSMCompiler能从HDL设计中提取存在的FSM设计模块，并用状态图方式显示出来简介软件名称常用综合工具FPGAComplierIILeonardoSpectrum综合工具P57VCS是Synopsys公司的VerilogHDL仿真软件，Scirocco是是VHDL软件VCS/SciroccoActiveHDL是Aldec的VerilogHDL/VHDL仿真软件，简单易用ActiveHDL这些都是Cadence公司的VHDL/VerilogHDL仿真工具，其中NC－Verilog的前身是Verilog仿真软件Verilog-XL;NC-VHDL用于VHDL仿真；NC-Sim这能对VerilogHDL/VHDL进行混合仿真NC－Verilog/NC-VHDL/NC-SimVerilog-XLMentor的子公司ModelTechnology的VHDL/Verilog混合仿真软件，它属于编译仿真器，仿真速度快，功能强简介软件常用仿真工具是是这些都是Cadence公司的VHDL/VerilogHDL仿真工具，其中NC－VerilogVHDL用于VHDL仿真；NC-Sim这能对进行混合仿真NC－Verilog/NC-VHDL/NC-SimVerilog-XLMentor的子公司HDL混合仿真软件，它属于编译仿真器，简介软件常用仿真工具仿真工具P58其他数字电路设计工具P59模/数混合及PCB设计工具P60EDA进行设计主要流程（ASIC）前端设计（逻辑）设计规格HDL编辑器（TextEditor）功能模拟RTLLevel（VerilogXL)逻辑综合（Ambit）功能模拟GateLevel（VerilogXL)后端设计（物理）RCExtraction（StarRC）后端模拟（VerilogXL)DRC/ERC/LVS(Dracular)芯片连线布局布线芯片加工芯片产品交芯片加工厂完成P611.4IC产业的分工1.4.1IC产业的分工1.4.2IC产品的分类P621.4.1IC产业的分工IC设计(ICdesign)（Fabless）:是IC产业的高端，IC产业65%的利润在这一环节实现，在地域上主要集中在发达国家，如美国。IC设计90%在美国，10%在其他发达地区，如法国和英国；IC制造(ICFoundry):是IC产业的中端，IC产业25%利润在这一环节实现，在地域上主要集中在发达国家和地区；IC封装测试(ICPackagingandTesting):是IC产业的低端，IC产业只有10%的利润是在这一环节实现，在地域上主要集中在新兴市场国家（中国和印度等亚洲国家）；辅助产业：包括晶圆生产、制造设备仪器及相关化学材料等。Fabless设计公司Foundry制造公司Packaging&Testing公司Fabless销售公司掩模版图半成品(裸片)成品CustomerP63图1-12IC产业链示意图IC产业可分为设备业、设计业、加工业、和支撑业（包括硅晶圆、各种化学试剂、气体、引线框等）。IC加工本身按其顺序可分为光掩膜业、制造业（包括IDM和Foundry）、封装业和器件测试业。IC生产企业IC用户IC设计•系统设计•逻辑设计•图形设计光罩/掩膜芯片制造•晶膜沉淀•光罩校准•显影/刻蚀•氧化/扩散•离子注入•化学气相淀积•电极金属蒸镀•晶片检查芯片封装•划片/切片•置放/焊线•塑膜测试筛选材料化学试剂气体引线框硅晶圆拉单晶切片IC制造流程IC生产企业IC用户IC设计•系统设计•逻辑设计•图形设计光罩/掩膜芯片制造•晶膜沉淀•光罩校准•显影/刻蚀•氧化/扩散•离子注入•化学气相淀积•电极金属蒸镀•晶片检查芯片封装•划片/切片•置放/焊线•塑膜测试筛选材料化学试剂气体引线框硅晶圆拉单晶切片IC制造流程P641.4.2IC产品的分类IC产品分为数字电路、模拟电路和数模混合电路。数字电路主要包括：存储器、微处理器和逻辑电路；模拟电路主要包括：标准模拟电路和特殊模拟电路。IC产品分类集成电路数字电路模拟电路存储器微处理器逻辑IC特殊应用模拟IC其它模拟IC标准模拟ICMPUMCUDSPDRAMSRAMMaskROMNon-Volatile其它EPROMEEPROMFlashASIC标准IC其它ICP651.5VLSI设计方法学1.5.1Top-down1.5.2Bottom-up1.5.3IP复用技术P66IC系统设计层次系统级芯片级寄存器级门级电路级版图级设计层次描述域物理实现方法描述域PCBFPGACPLDVLSI设计Top-down实现Bottom-up全定制半定制准全定制行为结构P671.5.1Top-downTop-down：自顶向下设计，在EDA工具支持下成为IC主要设计方法。设计次序：行为设计、结构设计、逻辑设计、电路设计和版图设计；从系统设计入手，在顶层进行功能方框图的划分和结构设计；在功能级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述；用综合工具将设计转化为具体门电路网表。注：

在Top-down的设计过程中，需要有EDA工具的支持，如综合，设计必须经过：“设计——验证——修改设计——再验证”的过程，不断反复，直到结果能够完全满足逻辑功能要求，并且在速度、功耗、价格和可靠性方面实现较为合理的平衡。P68Top-down设计层次及次序行为级：确定芯片功能、性能、面积、工艺和成本等。结构级：将芯片分解为接口清晰、相互关系明确、尽可能简单的子系统，利用子系统构建较好的总体结构。逻辑级：考虑各功能模块的具体实现，尽可能采用规则结构实现模块，充分利用经过考验的逻辑单元或模块。需要进行逻辑仿真，确定逻辑设计正确。电路级：转化为电路图，进行电路仿真，确定电路特性、功耗和延时等。版图级：根据电路图绘制用于工艺制造的电路版图。完成版图后进行参数提取和电路后仿真。行为级设计结构级设计逻辑级设计电路级设计版图级设计后仿真高层综合逻辑综合物理综合LevelP69综合

综合：指将一种设计转化为另一种设计形式。我们这里是指将HDL语言、原理图等设计输入翻译成由与、或、非门，RAM，触发器等基本逻辑单元组成的逻辑连接，并根据目标及要求优化所生成的逻辑，最后得到网表文件供布局布线用。综合的分类高层综合：（行为综合）是将系统的行为、各个组成部分的功能及输入输出，用HDL加以描述，然后进行行为综合，同时通过高层次硬件仿真进行验证。逻辑综合：将逻辑行为描述转换为使用门级单元的结构描述，同时要进行门级逻辑仿真和测试综合。物理综合：（版图综合）是将网表描述转换为版图。综合P70Bottom-up:自底向上设计是传统的设计思路。该方法盛行于上世纪七、八十年代设计过程：一般是设计者选择标准集成电路，或者将各种基本单元，如各种门电路以及像加法器、计数器等模块做成基本单元库，调用这些基本单元，逐级向上组合，直到设计出满足自己需要的系统。这种设计方法如同一砖一瓦建造金字塔。（门级——RTL级——电路系统）设计方法缺点：只适于万门以内的设计、设计效率低、周期长、成本高、一次性成功率低。1.5.2Bottom-upP71IP（IntellectualProperty）：指知识产权、著作权等。IC设计中的IP设计方法：指完成某种功能的设计模块。在集成电路设计过程中，通过继承、共享或购买所需的部分或全部知识产权内核(IPCore)，进行设计、综合和验证，从而加速流片设计过程的设计方法。IP核的分类：硬核（版图级）：以版图形式实现的设计模块，它基于一特定的工艺优化过的物理版图，而且用户不能改动，用户得到的硬核是产品的功能，而不是设计。

功能：存储器、模拟器件电路和一些接口。软核（RTL级）：在寄存器级或门级对电路功能的不涉及工艺的HDL描述，表现为VerilogHDL或VHDL代码，用户可根据需要修改文件。

功能：算法、编译码和加密等模块。固核（门级）：介于硬、软核之间（一般工艺进行综合和布局的IP核），它允许用户重新定义关键参数,内部连线也可以重新优化。（映射到工艺单元库的门级HDL网表形式）1.5.3IP复用技术P72IP核的特点：软核:开发成本低，使用灵活，预测性较差，延时不一定能达到要求。但设计最能体现设计思想，适合二次开发；硬核:开发成本较高，可预测性强，可靠性强，很快能投入使用；固核:性能介于硬核和软核之间；IP复用：节省时间、缩短开发周期、避免重复劳动。SOC处理器核（MCU）DSP核RAM/ROMA/DD/AUSB接口I/O单元SOC系统结构示意图P73SOC系统组成（IP核为基础）：

SOC系统由微处理器核（MCUcore）、数字信号处理核（DSPcore）、存储器核（RAM/ROM）、A/D核、D/A核以及接口等核构成。

FPGA中嵌入IP核的SOPC(AlteraStartixII）P741.6深/超深亚微米技术的挑战当半导体工艺的最小特征尺寸小于1um时，称之为亚微米设计技术，当最小特征尺寸小于0.5um时，称之为深亚微米设计技术（DSM：DeepSubMicrometer），而当进一步小于0.25um时，则称之为VDSM（VDSM：VeryDeepSubMicrometer）。进入深亚微米设计后，原有的EDA设计技术受到了很大的挑战。P75模型复杂问题（器件、时序、连线、版图效应）

——对EDA工具的要求越来越高器件模型：能精确地描述深亚微米工艺的物理特性和电学特性的短沟道器件模型，充分考虑工艺、电压和温度。（二次效应：电阻、电感、电流泄露、电子迁移等）——分布参数模型时序收敛：一般指前后端设计时序一致，也就是逻辑与物理的反复设计问题。这使得前端设计与后端设计联系更密切(0.8um—1次,0.5um—5次,0.35um—10次)

互连线延迟模型：互连延迟将超过门延迟，而且由于集成电路工作频率的提高，允许的时序容差变小电路元件延迟减小。互连线延迟增大(50～70%,0.35um)，必须考虑互连线的分布电阻和分布电容，建立精确的互连线延迟模型。版图效应：当工艺尺寸到达250nm以下时，设计版图（design)、掩模版图（Mask）、晶圆图形（wafer）之间会有较大误差，设计时应考虑这些效应并提前修改。低功耗和散热问题由于集成度和工作频率更高，使单位面积的功耗加大，功耗已成为制约集成度进一步提高的主要因素之一。P76SOC可包含一亿个晶体管，散热成为一个问题。不仅移动通讯、便携电脑，而且所有电子设备低功耗永远是一个努力的目标。信号完整性问题——对布局和布线工具提出更高要求

信号完整性主要是指信号在信号线上传输的质量，当电路中信号能以要求的时序、持续时间和电压幅度到达接收芯片管脚时，该电路就有很好的信号完整性。当信号不能正常响应或者信号质量不能使系统长期稳定工作时，就出现了信号完整性问题，信号完整性主要影响表现在延迟、反射、串扰、时序、振荡等几个方面。一般认为，当系统工作在50MH时，就会产生信号完整性问题，而随着系统和器件频率的不断攀升，信号完整性的问题也就愈发突出。主要影响因素：串扰和噪声时钟线和电源线的影响电子迁移、热电子衰减和导线的自热P77串扰和噪声：互连线越来越细长，间距来越小,连线的分布电阻和分布电容变大，当工作频率较高时易产生串扰和噪声串扰：两个或两个以上的布线路径存在一定距离并呈并行分布时，彼此之间就存在把脉冲从一个节点传到另一个节点的耦合电容。串扰对时序的影响，会使高速芯片不能以最快速度工作。版图设计时避免平行线，缩短连线。时钟线和电源线的影响互连线延迟会造成时序问题：时钟偏斜（clockskew）。芯片内部由电节点把电源分配到芯片的内部电路，由于导线本身存在电阻，使得达到各节点的电压变化，芯片内部电路的电压会低于供给芯片的电源电压。如果压降变化太大，内部电路将供电不足，从而造成功能故障或时序紊乱。需要合理地分布时钟线和电源线。P78电子迁移、热电子衰减和导线的自热电迁移（晶体管）：器件源极和漏极之间的高电场所引起的热电子或短沟道效应会导致电子在沟道中加速。其中最热、最快的电子将损坏漏极附近的氧化层和接口，并改变晶体管阈值和迁移率。由于迁移效应将随着器件工作时间的增加而不断积累，最终阈值的漂移太大时，器件就不能满足技术指标要求。导线自热（信号线的电迁移）：是热状态频繁改变而引起的导线内部机械故障。当脉冲通过导线时，导线本身的功耗将使导线温度超过氧化层温度。氧化层和导线之间的温度差异会产生机械应力，最终使导线断裂。低K值的电介质热传导性差，机械强度低，因此用其制作的导线自热问题将更为严重。热载流子对ASIC可靠性的影响：器件尺寸减小，也会造成纵向电流强度增大。会引起热载流子效应，造成集成电路失效。P79思考题：1.了解集成电路的发展现状及趋势。2.熟悉业界常使用的EDA工具情况。针对一两个具体的EDA工具，分析它们在VLSI设计中的作用。3.掌握VLSI的常用设计方法及特点。4.掌握IP、IP的种类及特点?IP在集成电路设计中的作用？5.掌握深亚微米设计技术所面临的挑战。6.了解市场最新CPU、FPGA芯片的功能、结构及技术参数。P80第2章VLSI设计方法2.1Full-Custom设计方法2.2Semi-Custom设计方法2.3可编程逻辑设计方法2.4VLSI设计基本流程2.5FPGA设计流程P81系统级芯片级寄存器级门级电路级版图级设计层次描述域物理实现方法描述域PCBFPGACPLDVLSI设计Top-down实现Bottom-up全定制半定制准全定制行为结构IC系统设计层次P82自顶向下的设计方法-设计层次及其设计描述对象目标设计描述（表现）示例系统级系统性能、规范描述自然语言、C、系统级HDLMPU、MCU、DSP、SOC、IP芯片级(算法级)算法（建模）HDL、数据流图RAM、ROMUART、PIO寄存器传输级(RTL)数据流HDL、数据流图、状态机ALU、Counter、MUX逻辑门级布尔方程HDL、电路图、卡诺图AND、OR、XOR、DFF电路级(或开关级)微分方程SPICE、电路图晶体管、寄存器R、L、C物理级（或版图级)流片版图版图层次化的几何图形P83系统级(Systemlevel)描述系统总体设计要求和规范说明芯片级(Behaviorallevel)描述模块的行为，重点是：电路能做什么，如何做无时序和结构的问题一般包含算术运算、循环和复杂数据类型寄存器传输级(RTLlevel)描述寄存器之间的逻辑，包括时钟时序信息显示了电路的结构包含状态机和数学表达式可以在行为上实现元件门级(Gatelevel)基于逻辑门描述整个系统的结构使用逻辑门使用锁存器/寄存器暂存信号用其他门级描述表示元件自顶向下的设计方法-设计层次及其设计描述P84电路级(Circuitlevel)描述所有元件的电气行为，如电容、电阻、电感、MOS管等物理级（版图级）（Physicallevel，LayoutLevel）直接描述电路的几何图形直接产生掩膜要用的版图SYSTEMGATECIRCUITVoutVinMODULE+DEVICEn+SDn+GP85VLSI设计实现方法IC类型Mask方式可编程方式全定制半定制基于门阵列基于单元PLDFPGA全定制:基于晶体管级，所有器件和互连版图都采用人工的设计称为全定制（full-custom）设计，这种方法比较适合于大批量生产的，要求集成度高、速度快、面积小、功耗低的通用型IC（标准逻辑电路、存储器、通用微处理器）或是要求高性能的ASIC。半定制：基于门阵列（Gate-Array）和标准单元（Standard-Cell）的半定制设计（Semi-custom）由于其成本低、周期短、芯片利用率低而适合于批量小、要求快速推出的芯片。PLD：基于PLD（ProgrammableLogicDevice）芯片的设计，因为其易用性、“可重构性”受到对集成电路工艺不太了解的系统集成用户的欢迎。近年来PLD中发展最活跃的当属FPGA。P862.1Full-Custom设计方法WhatisFull-Custom?

所谓全定制集成电路，是指按照用户要求，自顶向下直至晶体管级和版图级的全部设计过程，力求做到芯片面积小，功耗低，速度快(延迟最小)，各方面都周密安排，达到性能价格比最优的实现方法。（基于晶体管级的，手工设计版图的制造方法）（nolibrariesavailable）设计过程：在全定制设计方法中，设计者可以对整个芯片中每一部分电路的晶体管级电路结构和器件尺寸进行调整，并利用基于精确器件模型的仿真器（SPICE）对电路进行分析，最后采用基于几何图形的手工版图进行设计实现。IC的硅片不进行预加工（晶圆）无预处理和预编译的单元库，全人工版图设计，全部电路元件都由设计师自行定义可以在性能、尺寸和功率损耗方面达到最佳采用现有的EDA软件设计电路级综合的数学模型（TCAD）模拟电路的结构、单元、版图级综合硬件描述语言P87Full-Custom设计优点：可以获得最佳性能的设计：速度、功耗、面积芯片面积小，有利于降低大批量生产芯片的单片成本可以从事高速电路的设计可针对关键应用要求从事新型电路的结构设计适宜于定型的、产量大的IC产品、模拟集成电路（或混合集成电路）设计Full-Custom设计缺点：设计工作量大、设计效率低、设计周期长、设计费用高不适合几十万或百万门的超大规模集成电路的设计要求设计人员具有较深的微电子专业知识和一定的设计经验全定制设计特点P88基于全定制IC设计流程及相关工具行为级设计RTL设计逻辑综合逻辑级设计电路级设计布局布线设计后仿真DesignerComposerSPICEVirtuoso/Diva,DraculaRCExtraction(Star-RC,Dracula)GDSIIP892.2Semi-Custom设计方法2.2.1基于标准单元的IC设计2.2.2基于门阵列的IC设计P90WhatisSemi-Custom？

所谓半定制电路设计：是指以预先设计并经过验证的单元为基础，从事具体电路的有关设计。也就是说，厂家预先把一些基本门或其它单元的功能级电路与版图设计好，并提供给系统设计者，作为他们从事电路设计的基本单元。这样设计者就不涉及单元电路内部器件之间的互连，而只要把这些基本单元进行合理的布局和相互连线就可以了。因此，半定制设计方法是一种面向逻辑级设计。(设计者在厂家提供的半成品基础上继续完成最终的设计，一般是在成熟的通用母片基础上追加某些互连线或某些专用电路的互连线掩膜，因此设计周期短。)（基于元件库的设计方法）半定制含义P912.2.1基于单元的IC（CBIC）设计CBIC（Cell-basedIC）：

把一些设计好的SSI、MSI电路及版图存放在单元库中，设计时用EDA工具调用电路单元并对其进行合理的自动布局、布线。标准单元设计法需要全部的IC制造掩模工序。（利用预先设计好的单元进行版图设计）单元库：通常由工艺制造公司提供；用户自己设计；

从第三方单元库供应商处购买。单元类型：标准单元和宏单元标准单元（Standradcell）：逻辑门、触发器、计数器、译码器、多路开关等宏单元（Macrocore）：处理器、ALU、存储器、

A/D转换器等P92StandardCell标准单元库一般有数百种逻辑单元：逻辑门、触发器、计数器、译码器或多路开关等简单的功能模块。每个单元都是全定制方法设计得到的。每个单元的信息包括：

–Aphysicallayout：物理版图

–Abehavioralmodel：行为模型

–AVerilog/VHDLmodel：HDL描述

–Adetailedtimingmodel：时序模型

–Ateststrategy：测试策略

–Acircuitschematic：电路原理图–Acellicon：单元符号–Awire-loadmodel：线负载模型

–Aroutingmodel：布线模型P93MacroCore宏单元是成熟的功能块（处理器、ALU、存储器、A/D转换器等），在设计中当作一个大的单元来进行布局。宏单元（或积木块）方法的各宏模块可以采用标准单元、门阵列或全定制来设计宏单元设计方法比标准单元设计功能更强，芯片利用率更高，周期短。P94Standard-Cell–Based版图布置80年代中期后，标准单元方法逐步成为IC版图设计的主要方法标准单元布局是利用EDA工具自动调用单元库中的单元版图，将它们排成行。标准单元等高度，但宽度可以不同。布线过程是将这些单元按电路要求进行互连，然后再与输入输出引脚连起来。

功能模块宏单元宏单元P95基于标准单元IC设计流程及相关工具行为级设计RTL设计逻辑综合逻辑级设计电路级设计布局布线设计后仿真设计者SPWBONESVerilog-XL，VSSVisualArchitectHDLDebuggerDesign-CompilerViewSynthesis单元库（0.6um/0.35um)SiliconEnsembleDracula/ApolloTimemillStar-simRCExtractionVerilog-XLGSDIIP96基于单元的IC的特点Allmasklayersarecustomized—transistors

andinterconnect：IC的所有掩膜层，包括晶体管和连线都是特意设计的Customblockscanbeembedded：宏单元可以根据需要嵌入到IC版图中，与其它宏单元以及标准单元一起连线。基于标准单元的ASIC设计快于全定制设计仍需要制作全部的掩膜Manufacturingleadtimeisabouteightweeks.P972.2.2基于门阵列的IC设计门阵列GA（GateArray）？工艺上预制好的许多未连接的阵列分布的晶体管、固定的I/O压焊块位置。将晶体管作为重复排列组成基本阵列，然后将单元内部晶体管