第5章 32位微处理器Pentium

第5章32位微处理器Pentium

5.1IA-32微处理器的功能结构5.2Pentium微处理器的寄存器

5.3Pentium的超标量流水线

5.4Pentium的引脚信号5.5Pentium的总线周期5.1IA-32微处理器的功能结构

32位微处理器80386是一种与80286相兼容的高性能全32位的微处理器，80386采用32位数据总线和32位内部数据通道，内部包括寄存器、ALU和内部总线都是32位，能灵活处理8、16或32位3种数据类型，能提供32位的指令寻址能力和32位的外部总线接口功能。

5.1.1

80386的功能结构图5-180386的功能结构图1.80386的主要特点

80386可以工作在实地址模式和保护模式，在保护模式下，还可以转变到虚拟8086模式。无论采用哪一种工作模式，80386均能运行8088/8086、80286的软件。2．80386的功能结构80386CPU从功能上看，它包含了8086CPU的总线接口部件（BIU）和执行部件（EU），另增加了4个组成部分，共计由6个功能部件组成。（1）总线接口部件（BusInterfaceUnit，BIU）；（2）执行部件（ExecutionUnit，EU）；（3）指令预取部件（CodePrefetchUnit，CPU）；（4）指令译码部件（InstructionDecodeUnit，IDU）；（5）段管理部件——分段部件（SegmentUnit，SU）；（6）页管理部件——分页部件（PagingUnit，PU）。为了分析方便起见，把它分为中央处理部件（CPU）、存储器管理部件(MMU)及总线接口部件（BIU）共三大部分组成。1．主要结构特点5.1.2

80486的主要结构特点（1）没有改变80386的体系结构，它与已推出的8088/8086/80186/80286及80386在目标代码一级完全保持了向上的兼容性，80486CPU还继承了虚拟8086模式；（2）采用了精简指令系统计算机技术（ReducedInstructionSetComputer，RISC）；（3）CPU第一次实现了内含8KB的高速缓冲存储器（Cache）；

（4）80486CPU集成了80387功能，且功能又有所扩充；

（5）80486CPU采用了突发总线（BurstBus）技术；

（6）可以使用多个80486构成多处理器系统。5.1.2

80486的主要结构特点2．80486主要技术指标外部数据总线：32位；外部地址总线：32位；最大工作频率：133MHZ；高速缓存容量：提供8KB片内一级Cache；流水线级数：引入了5级指令流水结构；寄存器：与80386兼容；物理地址空间：4GB；1．Pentium性能简介5.1.3

Pentium微处理器的性能和功能结构表5-2Pentium微处理器的主要性能参数CPU型号推出时间时钟频率（MHz）指令集（条）浮点处理器（FPU）寄存器（位）外部数据线（位）地址线（位）CacheL1CacheL2引脚（位）80861978.66.81338087161620——4080386（DX）1985.1012,25,3315480387323232——13280486（DX）1989.625,33160内含3232328KB—168Pentium1993.360166内含32643216KB—273PentiumPro1995.11200174内含32643616KB256KB/512KB387PentiumMMX1996.10166223内含32643632KB256KB/512KB296PentiumⅡ1997.5266231内含32643632KB256KB/1MB528PentiumⅢ1999.1500301内含32643632KB256KB/1MB370Pentium42000.11>1GB新增76条SSE2指令内含32643632KB256KB/1MB478Core2Duo(双核)2006.7>1GB新增SSE4.1指令集内含64643664KB2MB～4MB775图5-2Pentium微处理器功能结构图2．Pentium的功能结构（1）Pentium微处理器内部的主要功能部件

①总线接口部件；②U流水线和V流水线；③指令高速缓冲存储器Cache；④数据高速缓冲存储器Cache；⑤指令预取部件；⑥指令译码器；⑦浮点处理部件FPU；⑧分支目标缓冲器BTB；⑨微程序控制器中的控制ROM；⑩寄存器组。（2）主要结构特点①互相独立的指令Cache和数据Cache

●

Pentium微处理器在片内设置了2个独立的8KBCache，分别用于存放指令代码与数据。

●两个Cache都采用组相联映射方式，每个Cache共有2路128组，即Cache分为128行，每行有2路，每行可存放32字节，每个Cache总容量：N=128×2×32B=8KB②超标量流水线●相对80486CPU的一条指令流水线，Pentium微处理器扩充了一条流水线，有U、V两条指令流水线，一条指令流水线称为标量流水线，那么U、V两条指令流水线就被称之为超标量流水线；●U、V流水线中整数指令流水线均由5段组成，分别为预取指令（PF）、指令译码（D1）、地址生成（D2）、指令执行（EX）和结果写回（WB）。

③重新设计的浮点运算部件

●Pentium微处理器内部的浮点运算部件在80486的基础上进行了重新设计；

●浮点运算部件内有专门用于浮点运算的加法器、乘法器和除法器；

●有80位宽的8个寄存器构成了寄存器堆；

●内部的数据通路为80位。④以BTB实现动态转换预测●

Pentium采用了分支目标缓冲器（BranchTargetBuffer，BTB）实现动态转移预测；●可以减少指令流水作业中因分支转移指令而引起的流水线断流。5.2Pentium微处理器的寄存器

Pentium微处理器的寄存器可以分为三组：①基本寄存器组。

②系统寄存器组。③浮点部件寄存器组。（略）5.2.1

基本寄存器组Pentium的基本寄存器包括通用寄存器、段寄存器、指令指针和标志寄存器。1．通用寄存器

Pentium通用寄存器和80386、80486的通用寄存器完全相同。

2．段寄存器及段描述符高速缓存器

Pentium有6个16位段寄存器，每个段寄存器对应有一个64位的描述符，用户不可见。6个段寄存器的长度均为16位。

（1）6个段描述符每个段对应一个段描述符（8个字节），6个段描述符存放在CPU内的段描述符高速缓存器中，它们均由主存的描述符表中拷贝而成。图5-3Pentium段寄存器及段描述符高速缓存器段寄存器（16位）CSDSESFSGSSS段基地址（32位）段限值（20位）属性（12位）段基地址（32位）段限值（20位）属性（12位）段基地址（32位）段限值（20位）属性（12位）段基地址（32位）段限值（20位）属性（12位）段基地址（32位）段限值（20位）属性（12位）段基地址（32位）段限值（20位）属性（12位）段描述符高速缓存器（2）6个16位段寄存器

在保护模式下，段寄存器中保存的是16位的段选择符，由此，称6个段寄存器为段选择符，或称段选择器、段选择子等。3．指令指针和标志寄存器Pentium微处理器中有一个32位的指令指针（EIP）和一个32位的标志寄存器（EFLAGS）。5.2.2

系统寄存器组Pentium的系统寄存器组包括4个系统表所对应的4个表基地址寄存器GDTR、IDTR、LDTR、TR，也称为4个段基地址寄存器，还包括5个控制寄存器CR0、CR1、CR2、CR3、CR4。1．4个表基地址寄存器Pentium微处理器中有一个32位的指令指针（EIP）和一个32位的标志寄存器（EFLAGS）。图5-64个表基地址寄存器基地址表限基地址表限段选择符段选择符属性基地址表限属性基地址表限47

……

16GDTR15

……

063

……

5215……

051

……

2019

……

0IDTRLDTRTR描述符高速缓存器（1）GDTR（GlobalDescriptorTableRegister），全局描述符表寄存器。共有48位，其中，高32位保存全局描述符表的线性基地址，低16位是表限字段，即表的最大长度仅64KB。

（2）IDTR（InterruptDescriptorTableRegister），中断描述符表寄存器。高32位用于保存中断描述符表IDT的32位线性基地址。（3）LDTR（LocalDescriptorTableRegister），局部描述符表寄存器。包括16位段选择符，不可编程的64位描述符寄存器。（4）TR，任务寄存器。包括16位段选择符，64位描述符寄存器，其中，32位务状态段的线性基地址，20位的表限及12位的描述符属性。2．五个控制寄存器（1）CR0，控制寄存器0。32位的CR0选用了11位用于控制微处理器的操作模式和状态。

（2）CR2，页故障线性地址寄存器。页故障线性地址寄存器。用于保存最后出现页故障的32位线性地址。

PGCDNWAMWPNEETTSEMMPPE31......19181716......543210

（3）CR3，页目录基址寄存器。CR3，页目录基址寄存器。高20位存放页目录表的物理基地址，在进行分页变换时，加上10位线性地址×4，形成物理地址，从中找到某一存储容量为4B的页描述符。在页目录基址寄存器的低12中，有PCD和PWT两位控制位，其余10位保留。页面故障线性地址（32位）31......0CR2页目录表基地址（20位）PCDPWT31......1211......43210CR3（4）CR4，允许结构扩展的标志寄存器。

允许结构扩展的标志寄存器。32位CR4中仅使用了9个

控制位，其余23位保留。PCEPGEMCEPAEPSEDETSDPVIVME31

......9876543210图5-9控制寄存器CR45.3Pentium的超标量流水线

Pentium具有两条关于指令的标量流水线，所以称之为超标量流水线。5.3.1

Pentium的超标量流水线结构1．两条指令流水线共用部件2．非公用的流水部件5.3.2

U、V流水线及其分工策略1．U、V流水线的基本原理U、V流水线都由5段组成，前两段U、V流水线共享，后3段分离进行。第一段是预取段——PF。第二段是指令译码1段——D1。（1）两条指令都是简单指令。例【5-2】MOVAX，BXMOVECX，ESI这两条指令互不相关，称为简单指令。D1段是流水线中的关键段，一对指令经译码后同时发射到下一段必须要满足下列4个条件：（2）相邻两条指令之间不能有数据相关的问题。主要有两类数据相关冲突，即写后读（RAW）以及读后写（WAR）相关。例【5-3】写后读数据相关（RAW）举例。i1条ADDAX，BXi2条MOVCX，AX（3）两条指令不同时含有立即数，不同时都是含有偏移量的相对寻址指令。（4）只有i1条指令允许带有前缀。第三段是指令译码2段——D2。第四段是执行段——EX，此段主要在ALU、桶形移位器和其他功能部件中完成指定的运算。第五段是写回段——WB，将计算结果写回到标志寄存器、目的寄存器以及其他目的地方。图5-10U、V流水线工作的基本原理时钟1234567i1UPFD1D2EXWBi2VPFD1D2EXWB

i4VPFD1D2EXWB

i6VPFD1D2EXWB

i3UPFD1D2EXWBi5UPFD1D2EXWB①U、V流水线工作的基本原理图2．Pentium对U、V流水线的调度策略图5-11按序发射按序完成的调度策略时钟12345678910

i1UPFD1D2EXWBi2VPFD1D2D2EXWB

i4VPFD1D2EXWB

i6VPFD1D2EXEXWB

i3UPFD1D2EXEXWBi5UPFD1D2EXWB停顿停顿停顿停顿停顿停顿停顿停顿②“按序发射”和“按序完成”的调度策略

5.4Pentium的引脚信号

Pentium微处理器的主要引脚信号按其功能可分为10类。图5-13Pentium微处理器的主要引脚信号Cache控制系统控制总线仲裁检测与处理系统管理模式跟踪和检查测试地址线及控制数据线及控制总线周期控制HOLDCLKNMIINTRA31～A3BE7～BE0D63～D0M/IOW/RBRDYPRDYTCKCACHEBUSCHKSMIPentium处理器。。。。。。。。。。。。。。。。。。。。。。。。。。。④③②⑥⑤⑦⑧⑩⑨①1．地址线及其控制信号（1）（2）A31～A3，29位地址线，双向。（3），地址状态信号，输出。（4）AP，地址的整体偶校验位，双向。（5），地址的偶校验出错指示信号，输出线，低电平有效。

2．数据线及其控制信号

（1）D63～D0，64位数据线。（2）～

，8位字节允许信号，低电平允许。

（3）DP7～DP0，8个数据校验位信号。

（4），数据奇偶校验（ParityCheck）出错信号，输出，低电平有效。

（5），数据奇偶校验允许信号，输入。

3．Cache控制信号

4．总线周期控制信号

5．系统控制信号

6．检测与处理信号

7．总线仲裁信号

8．系统管理模式信号

9．跟踪和检查信号

10．测试信号

5.5Pentium的总线周期

5.5.1

总线周期的基本概念1．三个周期的基本概念（1）指令周期

（2）总线周期

（3）时钟周期

（1）指令周期执行一条指令所需要的时间称为指令周期（InstructionCycle），它包括取指令、指令译码和执行等操作，不同指令的指令周期是不相同的。（2）总线周期

①微处理器通过总线实现一次访问存储器或I/O接口操作所经历的时间称为总线周（BusCycle）；②总线周期一般可以分为读存储器、写存储器、读I/O接口、写I/O接口及取出指令等5种基本的总线周期；③一个指令周期通常由一个或几个总线周期组成。（3）时钟周期

时钟周期(ClockCycle，CLK)是指微处理器工作主频脉冲的周期

。8086CPU的一个总线周期一般包括4个CLK，一般在总线周期中标识为T1、T2、T3和T4；Pentium微处理器的一个总线周期一般包括2个时钟周期，一般在总线周期中标识为T1、T2。2．非流水线式和流水线式总线周期的基本概念

（1）非流水线式总线周期的基本概念

在32位微处理器中，有非流水线式和流水线式总线周期之分。（2）流水线式总线周期的基本概念（3）插入等待状态总线周期的基本概念（1）非流水线式总线周期的基本概念

CPU在采用非流水线式总线周期操作时，当前一个总线周期操作尚未完成时绝不会启动下一个总线操作，即前后相邻两个总线周期不会发生重叠操作现象。

图5-16非流水线式总线周期的示意图

T1T2T1T2CLK地址数据nnn+1n+1（2）流水线式总线周期的基本概念所谓流水线式总线周期是指当前总线周期完成数据输入/输出的同时，还完成了下一个总线周期的地址、总线周期指示码及有关控制信息的输出，实现地址传输与数据传输的并行操作。

图5-16流水线式总线周期的示意图

T1T2T1T2T1T2CLK地址数据

nn+1n+2

n-1nn+1n+2（3）插入等待状态总线周期的基本

概念由于存储器和I/O设备的工作速度一般低于微处理器，微处理器一般设有等待信号，以便它用于与其速度相对较慢的存储器或外设接口之间进行相匹配的数据传输。Pentium微处理器的等待信号是，它是输入信号。5.5.2

Pentium的总线周期

Pentium的总线周期分为多种类型，每一种总线周期支持相应的数据传输方式。

总线周期可以分为：▲单数据传输方式和突发式数据传输方式；▲非流水式和流水式传输方式。

1．非流水线式读/写总线周期图5-18非流水线式单数据读/写总线周期

T1T2T2Ti

T1T2T2T2CLKADDR有效