《数字电子技术基础》第6章触发器和定时器

6.2同步RS触发器6.4触发器逻辑功能的转换6.6555定时器6.3边沿触发器6.1基本RS触发器第6章触发器和定时器6.5触发器的动态特性教学要求掌握：RS、JK、D、T、T’触发器的逻辑功能；边沿触发器的触发特点。

理解：触发器逻辑功能的转换。了解：主从触发器的触发特点；基本RS、同步RS触发器的工作原理。概述数字电路:分组合逻辑电路和时序逻辑电路两大类组合逻辑电路的基本单元是基本门时序逻辑电路的基本单元是触发器。触发器是数字电路中一种基本的单元电路，它具有两个稳定状态，能够存储一位二进制信息，用于记忆时序数字电路的状态。电路结构不同逻辑功能不同1)RS触发器3)主从触发器1)基本触发器二.触发器的分类2)同步触发器4)边沿触发器2)JK触发器3)D触发器4)T触发器触发器的必备特点1.具有两个能自行保持的稳态(1态或0态)；2.外加触发信号时，电路的输出状态可以翻转；3.在触发信号消失后，也能将获得的新态保存下来。5)T′触发器触发器有两个输出端：。正常时它们是互补的。当称触发器为“1”态；当称触发器为“0”态。输入信号引起触发器状态改变叫触发；Qn+1Qntn第6章触发器和定时器Q为触发器的状态触发前触发器所处的状态称为现态(或原状态)，记为Qn；触发后触发器所处的状态称为次态（或新状态），记为Qn+1

。１.电路组成逻、辑符号和工作原理信号输入端低电平有效。6.1基本RS触发器6.1.1与非门基本RS触发器p32表6.1.1与非门基本RS触发器的状态表RS功能说明010001101×0×禁止01011010000Qn+1=1

置1Qn+1=0

置0Qn+1=Qn保持101011010011111101100101.置1功能

S=0，R=1时，无论触发器之前处于何种状态，触发器置1态，称为置1或置位；S（Set）端称为置1（置位）端，置位输入信号（S）低电平有效，在逻辑符号中用小圆指明。当R=0、S=1时，无论触发器之前处于何种状态，触发器置为0态，称为置0或复位；R（Reset）端称为置0（复置位）输入端，复位输入信号（R）低电平有效，在逻辑符号中用小圆指明。2.置0功能3.保持功能Qn+1=Qn保持即触发器具有的存储功能。4.禁止输入禁止R=S=0输入。

逻辑功能归纳：S与R相同，R=S=0，禁用；

R=S=1，保持；

S与R不同，R

S，Q随R变。次态Qn+1的卡诺图特性方程触发器的特性方程:

触发器次态Qn+1与输入、现态Qn之间的逻辑关系式。11001110011010000100功能Qn+1QnSR基本RS触发器特性表110Qn+1=1置10Qn+1=0置0××

禁用（不定）Qn+1=Qn保持S

RQn２.触发器的特性方程p32触发特点:输入信号R和S直接改变触发器的状态，称为直接触发。输入信号的任何一次改变，都可能引起触发器状态变化。3.触发特点和工作波形图在忽略门电路的传输延时的情况下，绘制触发器工作波形的步骤是：1)根据输入信号确定触发时刻tn（任何输入信号的变化沿都是可能的触发时刻）；2)将时间区间[tn,tn+1）的输入信号值和前一时间区间（tn-1,tn）触发器的现态代入触发器功能方程计算，或状态表，得到时间区间（tn,tn+1）上的次态，画出波形图。工作波形图(时序图）可直观反映触发器的触发特点。工作波形图及时序图保持置0保持RSQQ置1禁止保持置0RS000×0010100011100110111001111直接触发抗干扰能力差!例如,R的负窄脉冲。

输入信号的任何一次改变，都可能引起触发器状态变化！００１１１１6.1.2或非门基本RS触发器１.电路组成逻、辑符号和工作原理表6.1.2或门基本RS触发器的状态表RS功能说明000011010101101000101101Qn+1=Qn保持1101011Qn+1=1置1Qn+1=0置0100100×禁止1010×1.置1功能

R=0，S=1时，置1或置位；2.置0功能当R=1、S=0时，置0或复位；R（Reset）端称为置0（复位）输入端，复位输入信号（R）高电平有效，符号中无小圆。3.保持功能R=S=0时，保持不变，即触发器的存储功能。

4.禁止输入破坏输出端的互补状态S（Set）端称为置1（置位）端，置位输入信号（S）高电平有效，在逻辑符号中无小圆。逻辑功能归纳：S与R相同，R=S=0，保持；

R=S=1，禁用；

S与R不同，R

S，Q随S变。次态Qn+1的卡诺图特性方程表6.1.2或门基本RS触发器的状态表RS功能说明000011010101101011Qn+1=Qn保持11Qn+1=1置1Qn+1=0置000×禁止×SRQnP19２.触发器的特性方程触发特点:输入信号R和S直接改变触发器的状态，称为直接触发。输入信号的任何一次改变，都可能引起触发器状态变化。3.触发特点和工作波形图RSQQ置0置1保持禁止置0保持直接触发抗干扰能力差!如R的窄脉冲基本RS触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态(原态）有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态，必须是互补关系，且有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。集成基本RS触发器EN＝1时工作EN＝0时禁止1S3S传输门的另一控制端EN的反

(a)74LS279的引脚图

16

15

14

13

12

11

10

9

74LS279

1

2

3

4

5

6

7

8

VCC4S

4R

4Q3SA3SB

3R

3Q

1R1SA1SB1Q

2R

2S

2QGND

内4个RS

(b)CC4044的引脚图

16

15

14

13

12

11

10

9

CC4044

1

2

3

4

5

6

7

8

VDD

4S

4R

1Q

3R

3S

3Q

2Q

4Q

EN

1S

1R

EN

2R

2SVSS

内4个RS

基本RS触发器：直接触发(R、Ｓ信号直接改变输出状态）

改变时间受同步信号控制的触发方式统称为同步触发（广义）。

多数数字系统的工作都是在一个控制脉冲的作用下运行的。这个控制脉冲称为时钟脉冲CP（ClockPulse），一般为周期性矩形脉冲。6.2同步RS触发器可用同步信号的边缘（上升沿、下降沿）或电平（高、低电平）实现同步触发，前者称为边沿触发；后者称为电平触发，习惯上称为同步触发（狭义）。1)电路的组成及工作原理CP＝0时，R′=S′=1，触发器保持原来状态不变。CP＝1时，工作情况与与非门基本RS触发器相同。同步脉冲无非圈，高电平有效C(Control)控制信号，1表示控制1R和1S特性表特性方程CP=1期间有效CPRSQnQn+1功能0×

×

×Qn

保持1000100101

保持1010101111

置111001

10100

置01

11

01

11

1不用不用不允许P13逻辑功能归纳：S与R相同，R=S=0，保持；

R=S=1，禁用；

S与R不同，R

S，Q随S变。主要特点波形图（1）时钟控制。在CP＝1期间接收输入信号，CP＝0时状态保持不变。这是与基本RS触发器的显著不同。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处于不确定的状态。不变不变不变不变不变不变置1置0置1置0不变CP=1,由RS决定CP=0,不变例已知同步RS触发器的CP、R、S的波形及触发器的初态，画出输出端的波形。问题:在CP=1期间，R、S状态改变，或者引入了干扰，输出Q是否变化？答:都可能改变输出Q，此时，时钟控制无效。00100100100011例6.2.1试分析图6.2.3所示的4位二进制数码寄存器的工作原理。解：数码从数据端D3D2D1D0输入，从触发器的Q3Q2Q1Q0输出，LD（Laod）是寄存器装载控制信号，即同步信号。当LD=0时，4个同步RS触发器的Q不变，存储已装入的数据。当LD=1时，输入数据装入同步RS触发器。10同步触发器的另一个缺点是直通现象。例如，图6.2.4电路中的3个同步RS触发器级联。当CP=1时，3个触发器的输出完全相同；为了消除直通现象，级联触发器必须是边沿触发器（见6.3节）。当CP=0时，3个触发器存储相同的值。1101110

边沿触发器:利用同步信号的边沿（上升沿或下降沿）实现同步的触发器。6.3边沿触发器实现边沿触发的方式有:主从型、

传输延时型维持阻塞型。各种触发方式都可以实现不同功能的触发器，即:RS触发器、JK触发器、D触发器、T触发器T’触发器。6.3.1主从型RS触发器1）电路组成及工作原理（1）接收输入信号过程CP=1期间：主（M,master）触发器控制门打开，接收输入信号R、S。

从（S,slave）触发器控制门封锁，其状态保持不变。主（master）触发器从（slave）触发器主从触发器的CP反相，消除了直通。10（2）输出信号过程

CP下降沿（↓）到来时，主触发器控制门封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门被打开，接收主触发器的输入信号，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此从触发器的状态即Q的值当然不变。CP↓时有效特性方程01表6.3.1主从RS触发器的状态表CPRS功能↓0000保持11↓0101置111↓1000置010↓110×禁止1×2）触发特点

CP=1期间接收输入信号；CP下降沿到来时输出状态发生改变。即：主从RS触发器的输入数据是CP=1期间的R、S值，触发器的输出则相对于输入信号延迟到CP的下降沿变化。①采样→触发2个阶段②当干扰出现在CP=1期间，则仍会影响触发器的状态。表示这种延迟作用。“三角”表示边沿触发。小圆则进一步指明是下降沿触发。图6.3.2主从RS触发器的波形图QQRSCP

虽然主从触发器克服了触发器间的直通，但由于它们在CP=1期间接收输入信号，导致抗干扰能力差。0010010001116.3.2传输延时型JK触发器在传输延时（tpd）内门电路的输出不能跟随其输入变化，即其输出具有保持作用。利用门电路的这一保持作用可构成传输延时型边沿触发器。1）电路组成及工作原理RS（2）时钟CP=1(包括上升沿)瞬时，触发器仍然保持不变工作原理：（1）CP=0时，触发器保持不变

L1=L2=1,并且第二级的2个与或非门等效为1个与非门基本RS触发器，其复位端为L1,

置位端为L2，输入低电平有效。从时钟CP的上升沿开始，超过1个与非门的传输延时（tpd）之后，01110>tpd与非门输出改变，但触发器输出保持。1RS如：L1=0,与或非门的下与非门输出为0,但上与非门输出为1,Q与Q均不变.CP=0,等效为1个与非门00011(3)时钟CP下降沿到（），触发器状态变化

从CP的下降沿开始（1→0瞬间），在1个与非门的传输延时（tpd）内，2个与非门保持其输出,与或非门为与非门基本RS触发器：超过1个与非门的传输延时（tpd）之后，L1=L2=1,触发器保持前述变化的结果。1RS0JK可以任意取值，没有约束.因Qn与Qn互补，且引入J、K门，无论JK如何取值，不会出现R=S=00101110CP=0,等效为1个与非门00P6与非门图P8公式特性方程：J、K是距CP下降沿之前tpd秒的任意逻辑值。tpd是纳秒级，可以认为J、K是CP下降沿前瞬时的任意逻辑值。表6.3.2JK触发器的状态表CPJK功能↓000011↓0010↓0111↓0110逻辑功能归纳：J与K相同，J=K=0，保持；

J=K=1，翻转；

J与K不同，Q随J变。保持01置010置111翻转电路特点时序图只要窄脉冲干扰不出现在CP的下降沿，则不影响触发器的输出状态。由本例推广，传输延时型边沿触发器抗干扰能力强。状态图

状态图是反映时序数字电路状态转换及状态转换条件的图形，它可以描述时序电路的功能。触发器有2个状态：0和1，用圆圈表示；箭头表示状态转换的方向和一个有效的时钟（例如，边沿JK触发器的下降沿），旁边注明状态转换条件。例如，触发器由0态转换为1态的条件是：J=1，K=×（0或1）。0

J=1K=×1

J=×

K=1

J=0

K=×

J=×

K=0CPJK功能↓0000保持11↓0100置010↓1001置111↓1101翻转10&G1&G2&G4&G3&G5&G6置0维持线CPABRSQQRDSDD置1维持线置1阻塞线置0阻塞线01011111）CP=0时，1.电路结构2.工作原理6.3.3维持阻塞D触发器&G1&G2&G4&G3&G5&G6①置0维持线CPABRSQQRDSDD置1维持线置1阻塞线置0阻塞线01011111100D=0,G3=0，有3个作用。(1)置0：使Q=0。(2)置0维持：G3=0通过①线，D无论如何变化维持Q=0。(3)阻塞置1：G5=1，使G6=0，阻塞了G4=0，也就阻塞了Q=1。2）在CP=1的前端（上跳沿）（）设D=0Q=0&G1&G2&G4&G3&G5&G6①置0维持线CPABRSQQRDSDD

③置1维持线②置1阻塞线④置0阻塞线设D=1.11(1)置1：使Q=1。111101G4=0，也有3个作用。001010(2)置1维持：G4=0通过③线，使G6维持置1。D无论如何变化维持Q=1。(3)阻塞置0：G4=0，阻塞了G3置0，也阻塞了Q=0。&G1&G2&G4&G3&G5&G6置0维持线CPABRSQQRDSDD置1维持线置1阻塞线置0阻塞线01011111003）在CP=1的后端（）,维持阻塞保证基本RS触发器的RS端不随D端变化，因此Q端不变化。11上升沿时刻有效上升沿时,无圈特点:抗干扰能力极强，工作速度很高。表6.3.3维持阻塞型D触发器的状态表表中“↑”表示CP由0跳变为1的上升沿;D是CP上升沿前瞬时的输入逻辑值。CPD功能↑000置01↑101置11在时钟脉冲CP作用下，D触发器仅具有置0和置1功能，常用于存储1位二进制码，故称为数码（Digit）触发器。异步复位和置位表6.3.4维持阻塞型D触发器的状态表RdSdCPD功能00××××禁止01×××0异步复位10×××1异步置位11↑000置0111↑101置1101010110异步：其作用与CP无关，故名异步。如图，异步复位Sd和置位Rd是低电平有效控制，其作用优先，不受时钟控制。同样，其他功能的触发器也可以有多个同步输入和异步复位、异步置位信号。只要窄脉冲干扰不出现在CP的上升沿，则不影响触发器的输出状态。此外，异步输入端的作用优先（见Sd=0处）。由本例推广，维持阻塞型边沿触发器抗干扰能力强。触发特点：集成边沿D触发器注意：CC4013的异步输入端RD和SD为高电平有效。CP上升沿触发6.4.1D触发器转换为T和T′触发器

T触发器：在有效时钟作用下，具有触发翻转和保持2种功能的触发器；用1个维持阻塞D触发器和1个异或门可组成维持阻塞T触发器。6.4触发器逻辑功能的转换转换方法：令已有触发器和待求触发器的特性方程相等，求出转换逻辑电路。下P481DC1Q=1T1TC1QQ当T恒为1时，D触发器转化为T’触发器可见，T’触发器仅具有翻转功能。T′特性方程T′触发器：仅具有触发翻转功能的触发器称为T’触发器。6.4.2触发器的逻辑功能转换方法逻辑功能RSJKDTT′特性方程6.4.2触发器的逻辑功能转换方法：令已有触发器和待求触发器的特性方程相等，求出转换逻辑电路。上P46例如，将维持阻塞D触发器转换为维持阻塞JK触发器T触发器特性方程：与JK触发器的特性方程比较，得：电路图JK触发器→T触发器将JK触发器转换为T和T＇触发器JK触发器的特性方程:0110↓1110↓0100↓110000↓功能KJCP保持10置001置111翻转T＇触发器特性方程：与JK触发器的特性方程比较，得：电路图变换T＇触发器的特性方程：JK触发器→T＇触发器JK触发器的特性方程:1.JK触发器→T触发器2.JK触发器→T＇触发器5.D触发器→T触发器6.D触发器→T＇触发器3.JK触发器→D触发器4.JK触发器→RS触发器7.D触发器→JK触发器8.D触发器→RS触发器9.RS触发器→T触发器10.RS触发器→T＇触发器11.RS触发器→JK触发器12.RS触发器→D触发器*6.5触发器的动态特性触发器由门电路组成，每个门都存在传输延时。因此，触发器的输入信号、时钟信号必须在时间顺序上恰当配合，才能保证触发器稳定可靠地实现其逻辑功能。设每个与非门的传输时间为tpd。触发器同步输入信号与时钟信号之间的时间关系称为触发器的动态特性。一、输入信号的建立时间和保持时间(一)建立时间

tset要求触发器输入信号先于

CP

信号的时间。(二)保持时间

th指保证触发器可靠翻转，

CP

到来后输入信号需保持的时间。边沿

D

触发器的tset和th均在10ns左右。CPD010101≥≥≥≥二、时钟触发器的传输延迟时间

指从CP触发沿到达开始，到输出端Q、Q

完成状态改变所经历的时间。(一)tCPLHCP有效沿后，输出端由低电平变为高电平的传输延迟时间。CPQtCPLHtCPHLQTTL边沿D触发器7474，tCPLH=2tpd。0&G1&G2&G4&G3&G5&G6①置0维持线CPABRSQQRDSDD

③置1维持线②置1阻塞线④置0阻塞线11111101001010一由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。7474，fmax

≥15MHz。三、时钟触发器的最高时钟频率fmax(二)tCPHLCP有效沿后，输出端由高电平变为低电平的传输延迟时间。TTL边沿D触发器7474，tCPHL=3tpd。(三)触发器传输延迟时间tfCP有效沿后，输出状态到达稳定需要的时间。tf=max{tCPLH,tCPHL}D触发器7474，tf

=3tpd&G1&G2&G4&G3&G5&G6CPABRSQQRDSDD置1维持线置1阻塞线置0阻塞线0101110111小结

触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。

触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，时常用来作为判断电路状态转换的依据。

同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的各种类型触发器。

各种不同逻辑功能的触发器的特性方程为：RS：Qn+1=S+RQn，其约束条件为：RS＝0JK：Qn+1=JQn+KQnD：Qn+1=DT：Qn+1=TQn+TQnT＇：Qn+1=Qn555定时器是一多用途的数字模拟混合集成电路，最大的优点是电源电压范围大，为3V～18V.可以和TTL和CMOS器件兼容，同时驱动电流大约为200mA.可以构成单稳态触发器、

多谐振荡器、

压控振荡器等多种应用电路，并直接驱动负载。6.6555定时器电阻分压器2个电压比较器RS触发器反相器CH7555定时器电路框图放电管555定时器的构成电压比较器的功能：v+>v-，vO=1v+<v-，vO=0C1(同相）和C2(反相）5kΩ

5kΩ

5kΩ

6.6.1555定时器的功能CH7555定时器符号图地低电位触发端高电位触发端放电端电源端清零端输出端电压控制端GNDTRIGTH（电位）6（电位）2Rd(逻辑电平)4OUT(逻辑电平)3DIS(NMOS管)7×××注：“×”表示任意电位。

表6.6.1CH7555功能表低电平0110低电平导通>2VDD/3>VDD/3>2VDD/3>VDD/3100110高电平高电平高电平10低电平导通>VDD/3<2VDD/3<2VDD/30保持保持<VDD/3高电平<VDD/310101截止555定时器的工作原理6.6.2由555定时器构成的施密特触发器施密特触发器是一种能够把输入波形整形成为适合于数字电路需要的矩形脉冲的电路。由集成运放构成的施密特触发器（滞环比较器）的传输特性如下。vIvO1vIvOuoui0VT+VT-传输特性+6V-6V上阈值电压2VDD/3下阈值电压VDD/3反相传输特性同相传输特性反相施密特触发器的传输特性6.6.2由555定时器构成的施密特触发器反相施密特触发器的构成vovi08V4V传输特性VDD上阈值电压下阈值电压VDD=12V时施密特触发器的工作原理0电源vi1/3VDD2/3VDDCC5k5k5k12VDDV-C(2)(6)(5)(8)≥1≥1≥11RSGvO(4)(3)(7)(1)DISO1vTHTRIGRRD1vovi0VT+VT-10010101101000≥2/3VDD10011<2VDD/3≤1/3VDD施密特触发器的特点集成施密特触发器四二输入施密特触发与非门集成施密特触发器在集成电路手册中被归类在门电路中六单输入施密特触发非门施密特触发器的应用图6.6.5脉冲鉴幅×××DIS(NMOS管)7OUT(逻辑电平)3Rd(逻辑电平)4（电位）2TH（电位）6低电平低电平导通>2VDD/3>VDD/3高电平高电平高电平低电平导通>VDD/3<2VDD/3保持保持<VDD/3高电平截止图6.6.3脉冲幅度和边沿整形图6.6.4三角波变换成矩形波1/3VDD2/3VDD(a)整形电路的输入、输出波形输入输出UT+UT－1输入输出UT+UT－(b)幅度鉴别的输入、输出波形(c)多谐振荡器CRucu'ouoUi0t0UotT+UT-U波形变换

单稳态触发器在数字电路中一般用于定时（产生一定宽度的矩形波）、整形（把不规则的波形转换成宽度、幅度都相等的波形）以及延时（把输入信号延迟一定时间后输出）等。（1）电路有一个稳态和一个暂稳态。（2）在外来触发脉冲作用下，电路由稳态翻转到暂稳态。（3）暂稳态是一个不能长久保持的状态，经过一段时间后，电路会自动返回到稳态。

暂稳态的持续时间与触发脉冲无关，仅决定于电路本身的参数。特点：6.6.3由555定时器构成的单稳态触发器电路构成（1）接电源稳态时当无输入时，即VI=VDD，如NMOS管截止，C充电。当VC上升到2/3VDD时，NMOS管导通，C放电到0，输出低电平。工作原理图7.4.5单稳态电路波形图TTWVDDDISvoTH放电管(NMOS)输出阈值输入阈值输入复位导通0××0导通0＞1/3VDD＞2/3VDD1不变不变＞1/3VDD＜2/3VDD1截止1＜1/3VDD×1RDTRIG稳态暂稳态0（2）当输入负跳变时，则输出1，NMOS管截止，C充电，电路进入暂稳态。当VC上升到2/3VDD时，NMOS管导通，C放电到0，输出低电平。1001RviCC5k5k5k12VDDV-C(2)(6)(5)(8)≥1≥1≥11RSGvO(4)(3)(7)(1)DISO1vTHTRIGRDR1CvC110110

电路要求：TI<TW,否则电路转化为反相器。TI暂稳态持续时间（TW）的计算起始值Vc(0+)=0,VC(∞)=VDD，VC(t)=VDD2/3,τ=RC因为VDD单稳态触发器的应用