计算机控制系统

第二章

微机总线及系统扩展

—计算机控制系统—燕山大学自动化系1/13/20231第二章计算机总线技术本章主要内容计算机总线的一般概述计算机总线的体系结构系统的扩展地址译码1/13/20232第二章计算机总线技术第一节

Unit1微机总线及总线构成1/13/20233第二章计算机总线技术本节主要内容总线的分类总线的模板化结构1/13/20234第二章计算机总线技术2-1-1总线结构连接（1）总线结构连接示意图总线1#总线接口2#3#4#5#6#总线与总线接口一起便称之为总线结构1/13/20235第二章计算机总线技术2-1-1总线结构连接（2）总线结构连接的优点结构由面向CPU变为面向总线硬件、软件模块化设计与生产结构清晰,便于灵活组态、扩充、改进与升级符合同一总线标准的产品兼容性强满足用户不同的需要,容易构成各种用途的计算机应用系统1/13/20236第二章计算机总线技术2-1-2总线的分类（1）按相对于CPU位置划分，总线有内部总线（InternalBus)用于计算机内部模块（板）之间通信外部总线（ExternalBus)：又称通讯总线用于计算机之间或计算机与设备之间通信根据总线的层次结构划分，总线可分为CPU总线存储总线系统总线外部总线1/13/20237第二章计算机总线技术2-1-2总线的分类（2）按功能或信号类型划分数据总线D：用于传递数据信息地址总线A：用于传递地址信息控制总线C：包括控制、时序和中断信号线，用于传递各种控制信息，决定了总线的性能好坏1/13/20238第二章计算机总线技术2-1-2总线的分类（3）……CPU总线母板RAMROMA/DD/A外部总线接口数据总线D地址总线A控制总线C电源总线P总线系统的信号类型1/13/20239第二章计算机总线技术第二节

Unit2CPU总线及标准微机总线的生成1/13/202310第二章计算机总线技术本节主要内容8088的标准总线形成1/13/202311第二章计算机总线技术8088的引脚图12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15AD16/S3AD17/S4AD18/S5AD19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN(S0

)ALEINTATEST*READYRESET80881/13/202312第二章计算机总线技术2.1.1最小组态的引脚信号数据和地址引脚读写控制引脚中断请求和响应引脚总线请求和响应引脚其它引脚 1/13/202313第二章计算机总线技术1.数据和地址引脚AD7～AD0（Address/Data）地址/数据分时复用引脚，双向、三态在访问存储器或外设的总线操作周期中，这些引脚在第一个时钟周期输出存储器或I/O端口的低8位地址A7～A0其他时间用于传送8位数据D7～D0

1/13/202314第二章计算机总线技术1.数据和地址引脚（续1）A15～A8（Address）中间8位地址引脚，输出、三态这些引脚在访问存储器或外设时，提供全部20位地址中的中间8位地址A15～A81/13/202315第二章计算机总线技术1.数据和地址引脚（续2）A19/S6～A16/S3（Address/Status）地址/状态分时复用引脚，输出、三态这些引脚在访问存储器的第一个时钟周期输出高4位地址A19～A16在访问外设的第一个时钟周期全部输出低电平无效其他时间输出状态信号S6～S31/13/202316第二章计算机总线技术2.读写控制引脚ALE（AddressLatchEnable）地址锁存允许，输出、三态、高电平有效ALE引脚高有效时，表示复用引脚：AD7～AD0和A19/S6～A16/S3正在传送地址信息由于地址信息在这些复用引脚上出现的时间很短暂，所以系统可以利用ALE引脚将地址锁存起来1/13/202317第二章计算机总线技术2.读写控制引脚（续1）IO/M*（InputandOutput/Memory）I/O或存储器访问，输出、三态该引脚输出高电平时，表示CPU将访问I/O端口，这时地址总线A15～A0提供16位I/O口地址该引脚输出低电平时，表示CPU将访问存储器，这时地址总线A19～A0提供20位存储器地址1/13/202318第二章计算机总线技术2.读写控制引脚（续2）WR*（Write）写控制，输出、三态、低电平有效有效时，表示CPU正在写出数据给存储器或I/O端口RD*（Read）读控制，输出、三态、低电平有效有效时，表示CPU正在从存储器或I/O端口读入数据

1/13/202319第二章计算机总线技术2.读写控制引脚（续3）IO/M*、WR*和RD*是最基本的控制信号组合后，控制4种基本的总线周期总线周期IO/M*WR*RD*存储器读低高低存储器写低低高I/O读高高低I/O写高低高1/13/202320第二章计算机总线技术2.读写控制引脚（续4）READY

存储器或I/O口就绪，输入、高电平有效在总线操作周期中，8088CPU会在第3个时钟周期的前沿测试该引脚如果测到高有效，CPU直接进入第4个时钟周期如果测到无效，CPU将插入等待周期TwCPU在等待周期中仍然要监测READY信号，有效则进入第4个时钟周期，否则继续插入等待周期Tw。1/13/202321第二章计算机总线技术2.读写控制引脚（续5）DEN*（DataEnable）数据允许，输出、三态、低电平有效有效时，表示当前数据总线上正在传送数据，可利用他来控制对数据总线的驱动DT/R*（DataTransmit/Receive）数据发送/接收，输出、三态该信号表明当前总线上数据的流向高电平时数据自CPU输出（发送）低电平时数据输入CPU（接收）1/13/202322第二章计算机总线技术2.读写控制引脚（续6）SS0*（SystemStatus0）最小组态模式下的状态输出信号它与IO/M*和DT/R*一道，通过编码指示CPU在最小组态下的8种工作状态：1.取指 5.中断响应2.存储器读 6.I/O读3.存储器写 7.I/O写4.过渡状态 8.暂停1/13/202323第二章计算机总线技术3.中断请求和响应引脚INTR（InterruptRequest）可屏蔽中断请求，输入、高电平有效有效时，表示请求设备向CPU申请可屏蔽中断该请求的优先级别较低，并可通过关中断指令CLI清除标志寄存器中的IF标志、从而对中断请求进行屏蔽1/13/202324第二章计算机总线技术3.中断请求和响应引脚（续1）INTA*（InterruptAcknowledge）可屏蔽中断响应，输出、低电平有效有效时，表示来自INTR引脚的中断请求已被CPU响应，CPU进入中断响应周期中断响应周期是连续的两个，每个都发出有效响应信号，以便通知外设他们的中断请求已被响应、并令有关设备将中断向量号送到数据总线1/13/202325第二章计算机总线技术3.中断请求和响应引脚（续2）NMI（Non-MaskableInterrupt）不可屏蔽中断请求，输入、上升沿有效有效时，表示外界向CPU申请不可屏蔽中断该请求的优先级别高于INTR，并且不能在CPU内被屏蔽当系统发生紧急情况时，可通过他向CPU申请不可屏蔽中断服务主机与外设进行数据交换通常采用可屏蔽中断不可屏蔽中断通常用于处理掉电等系统故障1/13/202326第二章计算机总线技术4.总线请求和响应引脚HOLD总线保持（即总线请求），输入、高电平有效有效时，表示总线请求设备向CPU申请占有总线该信号从有效回到无效时，表示总线请求设备对总线的使用已经结束，通知CPU收回对总线的控制权DMA控制器等主控设备通过HOLD申请占用系统总线（通常由CPU控制）1/13/202327第二章计算机总线技术4.总线请求和响应引脚（续1）HLDA（HOLDAcknowledge）总线保持响应（即总线响应），输出、高电平有效有效时，表示CPU已响应总线请求并已将总线释放此时CPU的地址总线、数据总线及具有三态输出能力的控制总线将全面呈现高阻，使总线请求设备可以顺利接管总线待到总线请求信号HOLD无效，总线响应信号HLDA也转为无效，CPU重新获得总线控制权1/13/202328第二章计算机总线技术5.其它引脚RESET复位请求，输入、高电平有效该信号有效，将使CPU回到其初始状态；当他再度返回无效时，CPU将重新开始工作8088复位后CS＝FFFFH、IP＝0000H，所以程序入口在物理地址FFFF0H1/13/202329第二章计算机总线技术5.其它引脚（续1）CLK（Clock）时钟输入系统通过该引脚给CPU提供内部定时信号。8088的标准工作时钟为5MHzIBMPC/XT机的8088采用了4.77MHz的时钟，其周期约为210ns1/13/202330第二章计算机总线技术5.其它引脚（续2）Vcc电源输入，向CPU提供＋5V电源GND接地，向CPU提供参考地电平MN/MX*（Minimum/Maximum）组态选择，输入接高电平时，8088引脚工作在最小组态；反之，8088工作在最大组态1/13/202331第二章计算机总线技术5.其它引脚（续3）TEST*测试，输入、低电平有效该引脚与WAIT指令配合使用当CPU执行WAIT指令时，他将在每个时钟周期对该引脚进行测试：如果无效，则程序踏步并继续测试；如果有效，则程序恢复运行也就是说，WAIT指令使CPU产生等待，直到引脚有效为止在使用协处理器8087时，通过引脚和WAIT指令，可使8088与8087的操作保持同步1/13/202332第二章计算机总线技术“引脚”小结CPU引脚是系统总线的基本信号可以分成三类信号：8位数据线：D0～D720位地址线：A0～A19控制线：ALE、IO/M*、WR*、RD*、READYINTR、INTA*、NMI，HOLD、HLDARESET、CLK、Vcc、GND有问题！1/13/202333第二章计算机总线技术2.1.2最小组态的总线形成AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STB系统总线信号A19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*（1）20位地址总线——采用3个三态透明锁存器8282进行锁存和驱动（2）8位数据总线——采用数据收发器8286进行驱动（3）系统控制信号——由8088引脚直接提供1/13/202334第二章计算机总线技术2.1.2最小组态的总线形成AD7～AD0A15～A8A19/S6～A16/S3+5V8088ALE8282STB系统总线信号A19～A16A15～A8A7～A0D7～D0IO/M*RD*WR*8282STB8282STB8286TOE*MN/MX*IO/M*RD*WR*DT/R*DEN*OE*OE*OE*1/13/202335第二章计算机总线技术（1）20位地址总线的形成采用3个8282进行锁存和驱动Intel8282是三态透明锁存器，类似有Intel8283和通用数字集成电路芯片373三态输出：输出控制信号有效时，允许数据输出；无效时，不允许数据输出，呈高阻状态透明：锁存器的输出能够跟随输入变化1/13/202336第二章计算机总线技术（2）8位数据总线的形成采用数据收发器8286进行双向驱动Intel8286是8位三态双向缓冲器，类似功能的器件还有Intel8287、通用数字集成电路245等另外，接口电路中也经常使用三态单向缓冲器，例如通用数字集成电路244就是一个常用的双4位三态单向缓冲器1/13/202337第二章计算机总线技术（3）系统控制信号的形成由8088引脚直接提供因为基本的控制信号8088引脚中都含有例如：IO/M*、WR*、RD*等其它信号的情况看详图1/13/202338第二章计算机总线技术2.1.3最大组态的引脚定义8088的数据/地址等引脚在最大组态与最小组态时相同有些控制信号不相同，主要是用于输出操作编码信号，由总线控制器8288译码产生系统控制信号：S2*、S1*、S0*——3个状态信号LOCK*——总线封锁信号QS1、QS0——指令队列状态信号RQ*/GT0*、RQ*/GT1*——2个总线请求/同意信号1/13/202339第二章计算机总线技术2.1.4最大组态的总线形成系统总线信号MEMR*MEMW*IOR*IOW*INTA*DMA应答电路AENBRDAEN’*AEN*CENA19～A12A11～A8A7～A0D7～D0AD7～AD0A11～A8A19/S6～A16/S3A15～A1274LS24574LS37374LS373GGG*DIR74LS2448088OE*8288DT/R*DENALES2*～S0*S2*～S0*MN/MX*OE*E*MRDC*AMTW*IORC*AIOWC*INTA*⑴系统地址总线采用三态透明锁存器74LS373和三态单向缓冲器74LS244⑵系统数据总线通过三态双向缓冲器74LS245形成和驱动⑶系统控制总线主要由总线控制器8288形成MEMR*、MEMW*、IOR*、IOW*、INTA*1/13/202340第二章计算机总线技术第三节Unit3内部总线InternalBus1/13/202341第二章计算机总线技术本节主要内容STD总线PC系列总线1/13/202342第二章计算机总线技术2-3-1STD总线（1）STD总线的特点：56根并行总线，采用小模板结构,尺寸为165×114mm模块化的总体设计布局开放式的系统结构拥有丰富的I/O功能模板的小尺寸设计,减少冲击和震动的影响1/13/202343第二章计算机总线技术2-3-1STD总线（2）STD总线的信号分配56根并行总线都有明确的定义，按功能可分为五大类(1)逻辑电源线6根(引线1～6)(2)数据总线8根(引线7～14)(3)地址总线16根(引线15～30)(4)控制总线22根(引线31～52)(5)辅助电源线4根(引线53～56)1/13/202344第二章计算机总线技术2-3-1STD总线（3）STD总线与存储器和I/O的连接与存储器的连接方法总线低位地址A0～A12直接连接到各存储器芯片,高位地址A13～A15用来选片（可选64K基本存储器，通过扩展，可增至128K）与I/O的连接地址码的低位字节连接到总线译码器,形成选板信号和选口信号,选通I/O端口工作（可选128个口，扩展后可增至256个口）1/13/202345第二章计算机总线技术2-3-2PC系列总线（1）IPC机的优点(1)IPC机与PC机的软件完全兼容；(2)开放性的结构和软硬件标准的公开；(3)各类高性能I/O模板成熟,性能价格比提高；(4)IPC机本身的性能指标不断提高,已能适应工业环境的基本要求；(5)通信与网络技术的引入，便于通过网络连接,组成可靠性高、灵活性强的多级系统体系。1/13/202346第二章计算机总线技术2-3-2PC系列总线（2）PC系列总线ISA总线MCA：微通道体系结构EISA总线PCI局部总线1/13/202347第二章计算机总线技术第八节Unit8地址译码1/13/202348第二章计算机总线技术本节主要内容地址译码器译码器的使用1/13/202349第二章计算机总线技术地址重复一个存储单元具有多个存储地址的现象原因：有些高位地址线没有用、可任意使用地址：出现地址重复时，常选取其中既好用、又不冲突的一个“可用地址”例如：00000H～07FFFH选取的原则：高位地址全为0的地址高位地址译码才更好1/13/202350第二章计算机总线技术⑴译码和译码器译码：将某个特定的“编码输入”翻译为唯一“有效输出”的过程译码电路可以使用门电路组合逻辑译码电路更多的是采用集成译码器常用的2:4译码器：74LS139常用的3:8译码器：74LS138常用的4:16译码器：74LS1541/13/202351第二章计算机总线技术门电路译码A1A0F0F1F2F3A19A18A17A16A15（b）（a）A0Y0Y1Y1/13/202352第二章计算机总线技术译码器74LS13812345678910111213141516ABCE1E2E3Y7GNDY6Y5Y4Y3Y2Y1Y0Vcc74LS138引脚图Y0Y1Y2Y3Y4Y5Y6Y7E3E2E1CBA74LS138原理图功能连接1/13/202353第二章计算机总线技术74LS138连接示例E3E2E1CBAY0Y1Y2Y3Y4Y5Y6Y774LS138＋5VA19A18A17A16A151/13/202354第二章计算机总线技术74LS138功能表片选输入编码输入输出E3E2*E1*CBAY7*~Y0*10000011111110（仅Y0*有效）00111111101（仅Y1*有效）01011111011（仅Y2*有效）01111110111（仅Y3*有效）10011101111（仅Y4*有效）10111011111（仅Y5*有效）11010111111（仅Y6*有效）11101111111（仅Y7*有效）非上述情况×××11111111（全无效）1/13/202355第二章计算机总线技术⑵全译码所有的系统地址线均参与对存储单元的译码寻址包括低位地址线对芯片内各存储单元的译码寻址（片内译码），高位地址线对存储芯片的译码寻址（片选译码）采用全译码，每个存储单元的地址都是唯一的，不存在地址重复译码电路可能比较复杂、连线也较多1/13/202356第二章计算机总线技术全译码示例A15A14A13A16CBAE3138

2764A19A18A17A12～A0CEY6E2E1IO/M1C000H1DFFFH全0全1