复杂互补CMOS逻辑门的设计

【复杂互补CMOS逻辑门的设计】复杂互补CMOS逻辑门的设计以下面这个布尔函数为例：对n型网络或下拉网络的了解是基于先前的基本设计原则之上的。另一方面，pMOS上拉网络必须是n型网络的对偶网络。这就是说，NMOS下拉网络中所有的并联对应着PMOS上拉网络的串联，下拉网络的串联对应着上拉网络的并联。下图显示了从n型网络(下拉)线图构造对偶的p型网络(上拉)线图的简单方法。下拉网络中的每个驱动管用一边线表示，每个节点用一顶点表示。接下来，在下拉线图中每一个闭合的区域产生一个新的顶点，且将相邻顶点用边线连接，这条边线与下拉线图中的每条边线只能相交一次。这个新的线图就表示上拉网络。为了了解多输入变量的其他复合布尔函数，在前面讲了关于简单“与非”门和“或非”门的基本电路结构和设计原理，从而可以很容易地扩展到复合逻辑电路。用少量晶体管就可实现复合逻辑功能，这是CMOS逻辑电路最具吸引力的特征之一。以下面这个布尔函数为例：（公式），对n型网络或下拉网络的了解是基于先前的基本设计原则之上的。另一方面，pMOS上拉网络必须是n型网络的对偶网络。这就是说，NMOS下拉网络中所有的并联对应着PMOS上拉网络的串联，下拉网络的串联对应着上拉网络的并联。下图显示了从n型网络(下拉)线图构造对偶的p型网络(上拉)线图的简单方法。下拉网络中的每个驱动管用一边线表示，每个节点用一顶点表示。接下来，在下拉线图中每一个闭合的区域产生一个新的顶点，且将相邻顶点用边线连接，这条边线与下拉线图中的每条边线只能相交一次。这个新的线图就表示上拉网络。复杂互补CMOS逻辑门的设计最终的CMOS复合逻辑门如下图所示。我们可以看到，NMOS下拉网络中所有的并联对应着PMOS上拉网络的串联，下拉网络的串联对应着上拉网络的并联。该电路有5个输入端，共有10个晶体管。最终的CMOS复合逻辑门如下图所示：复杂互补CMOS逻辑门的设计接着，我们来学习双输入异或门的设计。这是双输入异或门的符号图，A异或B等于A非B加AB非。根据布尔表达式，我们可以写出它的真值表。并画出它的逻辑电路图。从逻辑电路图中，我们可以看到，它包含了2个反相器，2个与门和1个或非门，电路组成相当复杂。CMOSXOR2(双输入“异或”门)逻辑门ABA⊕B001101010110复杂互补CMOS逻辑门的设计所以我们要对异或门的公式进行转换。根据摩根定理，异或又等于同或非，因此，双输入异或门的布尔表达式可以写为：（公式）。根据该公式，我们可以直接设计出互补CMOS逻辑门的电路图，如图所示。其中A非，B非输入端是A,B输入端通过反相器后得到的，因此实现该电路总共需要12个晶体管。CMOSXOR2(双输入“异或”门)逻辑门

复杂互补CMOS逻辑门的设计接下来，我们来学习CMOS“与或非”和“或与非”逻辑门。当在一个复杂的CMOS逻辑门中对下拉网络和对应的上拉网络的拓扑理论上没有严格限制时，我们可以确认两种重要的电路种类作为一般复杂CMOS门拓扑的子集。这就是“与或非”(AOI)门和“或与非”(OAI)门。CMOS“与或非”和“或与非”逻辑门当在一个复杂的CMOS逻辑门中对下拉网络和对应的上拉网络的拓扑理论上没有严格限制时，我们可以确认两种重要的电路种类作为一般复杂CMOS门拓扑的子集。这就是“与或非”(AOI)门和“或与非”(OAI)门。顾名思义，“与或非”门能够在一个逻辑层上实现布尔函数的积之和。“与或非”门的下拉网络由串联NMOS驱动管的并联支路组成。对应的p型上拉网络可简单地运用对偶线图概念获得。332AOI323顾名思义，“与或非”门能够在一个逻辑层上实现布尔函数的积之和。“与或非”门的下拉网络由串联NMOS驱动管的并联支路组成。对应的p型上拉网络可简单地运用对偶线图概念获得。我们来看一个与或非门的电路案例，如图所示，它的逻辑表达式为：（公式），因此在下拉网络中，3个A输入端串联，2个B输入端串联，3个C输入端串联，然后再并联，因此这个门电路也写为AOI323。

复杂互补CMOS逻辑门的设计另一方面，“或与非”门能够在一个逻辑层上实现布尔函数的和之积。“或与非”门的下拉网络由并联nMOS驱动管的串联支路组成。而对应的p型上拉网络可用对偶线图概念而获得。我们来看一个或与非门的电路案例，如图所示，它的逻辑表达式为：（公式），因此在下拉网络中，3个A输入端并联，2个B输入端并联，1个C输入端并联，然后再串联，因此这个门电路也写为OAI321。CMOS“与或非”和“